[发明专利]存储器及其驱动电路

说明书

本发明涉及一种存储器及其驱动电路。所述驱动电路包括电平移位单元及衬底偏置单元；所述电平移位单元包括适于输入访问电平的第一节点、适于输入衬底偏置电平的第二节点及适于输出驱动电平的第三节点，所述第三节点连接至所述存储器中的字线或位线；所述衬底偏置单元适于提供所述衬底偏置电平，所述衬底偏置电平小于所述访问电平。所述存储器包括所述驱动电路及存储阵列。本发明能够提高存储器驱动电路的驱动能力。

技术领域

本发明涉及半导体技术领域，特别涉及一种存储器及其驱动电路。

背景技术

在信息时代，信息存储是信息技术中最重要的技术内容之一。DRAM、EEPROM、快闪存储器等存储器得到越来越广泛的应用。

为了实现信息的访问，比如对信息进行读取操作或编程操作，存储器需要在不同的电平之间转换以获得所需的操作电压：比如，在存储器的不同操作模式里，存储器的驱动电路需要对目标存储单元提供不同的访问电压至位线及字线，比如，在读取操作中，驱动电路需要对被选中的位线加载2V左右的读取电压，而在编程操作中，驱动电路需要对被选中的位线加载10V的编程电压以选中位线。存储器的驱动电路包括电平移位单元，通过该电平移位单元，目标存储单元的字线和位线可获取所需的操作电压。

如图1所示的一种存储器的驱动电路1，包括：电平移位单元10、11、…、1n-1、1n，以及电平移位单元20、21、…、2n-1、2n。

在驱动电路1中，各电平移位单元根据指令电平对所连接的字线(Word Line，WL)或位线(Bit Line，BL)加载操作电压，所述操作电压也即访问电平。参考图1，电平移位单元10、11、…、1n-1、1n依次连接至字线WL0、WL1、…、WLn-1、WLn，电平移位单元20、21、…、2n-1、2n依次连接至位线BL1、BL2、…、BLn-1、BLn。

以电平移位单元10为例，结合图2，电平移位单元10包括：PMOS管P1及P2、NMOS管N1及N2；其中，

NMOS管N1的栅极连接至高电平信号VDD(可视为电源电压)，NMOS管N2的栅极连接至指令电平Vcoding。

NMOS管N1的源极连接至指令电平Vcoding，漏极连接PMOS管P1的漏极和PMOS管P2的栅极，PMOS管P1的源极连接至访问电平。

NMOS管N2的源极接地，漏极连接PMOS管P2的漏极和PMOS管P1的栅极，PMOS管P2的源极连接至访问电平。

继续参考图2，高电平信号VDD持续为高电平状态，在指令电平Vcoding为低电平0时，NMOS管N1导通，NMOS管N2关断；节点V11为低电平，节点V12为高电平，此时，电平移位单元10通过节点V12对所连接的字线WL0加载此时的访问电平，以对目标存储单元进行对应访问操作。

在指令电平Vcoding转为高电平1时，NMOS管N1关断，NMOS管N2导通，此时，由于，节点V11仍保持为低电平、节点V12仍保持高电平，NMOS管N2和PMOS管P2处于正在导通的状态并流过贯穿电流，以对节点V12进行放电。当节点12为低电平时，PMOS管P1导通，并产生贯穿电流，以对节点V11进行充电。而在指令电平Vcoding从高电平1转为低电平0时的情况也是类似的，是对节点V12进行充电及对节点V11进行放电的过程。

通常情况下，上述晶体管通过电流驱动对所述存储阵列的字线和位线进行充电。但是，上述晶体管的衬底面积很大，且具有较大的寄生负载，因而，现有技术的驱动电路里，所述节点(V11、V12)的充放电过程容易受所述寄生负载及电力供应水平的影响，特别是晶体管处于边界条件(如存储器存储阵列的密度变高、电源电压较小的情况)，晶体管的驱动能力会相应减弱，引起驱动电路工作状态不佳，驱动电路无法为对应位线和字线提供准确的操作电压。

发明内容