[发明专利]半导体结构及其形成方法

说明书

技术领域

本发明涉及半导体制造领域技术，特别涉及半导体结构及其形成方法。

背景技术

随着半导体技术的飞速发展，可以把高速数字电路（DC：Digital Circuit）和高性能模拟电路（AC：Analog Circuit）集成在一起形成混合信号集成电路（IC：Integrated Circuit）。

但是在混合集成电路中，由于数字状态电路的开关瞬态电流较大，形成扰动电荷，这些扰动电荷能通过半导体衬底耦合进入敏感的模拟电路中，形成衬底噪声，对模拟电路的半导体结构造成干扰。

特别的，随着半导体结构的几何尺寸的不断缩小，半导体衬底的噪声耦合已成为不得不重视的问题。

为此，研究如何提高半导体结构的抗噪声能力成为亟需解决的问题。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，在减小衬底噪声对半导体结构性能影响的同时，避免衬底内导电层的掺杂离子扩散至不期望区域。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底内形成埋层区，所述埋层区具有导电性能，且所述埋层区内具有掺杂离子；刻蚀去除部分厚度的衬底，在所述衬底内形成环形的第一沟槽、第二沟槽以及第三沟槽，所述第一沟槽和第三沟槽分别位于第二沟槽的两侧，且第二沟槽底部至少暴露出埋层区顶部；形成填充满所述第一沟槽和第三沟槽的阻挡层；形成填充满所述第二沟槽的导电层，所述导电层与埋层区相连接，且所述导电层的掺杂类型与埋层区的掺杂类型相同；在所述导电层和埋层区包围的衬底内形成掺杂阱；在所述掺杂阱表面形成栅极结构；在所述栅极结构两侧的掺杂阱内形成掺杂区，对掺杂区进行退火处理。

可选的，所述第一沟槽和第二沟槽间的距离、第三沟槽和第二沟槽间的距离均为10埃至1000埃。

可选的，所述第二沟槽底部为至少暴露出埋层区顶部包括：第二沟槽底部暴露出埋层区顶部；第二沟槽底部位于埋层区内。

可选的，所述第二沟槽底部位于埋层区边界。

可选的，所述第一沟槽和第三沟槽的宽度小于第二沟槽的宽度。

可选的，还包括步骤：在形成填充满所述第一沟槽和第三沟槽的阻挡层的同时，在第二沟槽底部和侧壁形成隔离层；去除位于第二沟槽底部的隔离层，暴露出第二沟槽底部的埋层区。

可选的，所述阻挡层的材料为氧化硅、氮化硅或氮氧化硅。

可选的，采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述阻挡层。

可选的，所述化学气相沉积工艺的工艺参数为：反应气体包括硅源气体和氧源气体，其中，硅源气体为TEOS或SiH₄，氧源气体为O₂或O₃，硅源气体流量为10sccm至100sccm，氧源气体流量为50sccm至100sccm，射频功率为2000瓦至4000瓦，偏置功率为1000瓦至2500瓦。

可选的，所述第一沟槽和第三沟槽的底部低于埋层区顶部。

可选的，所述第一沟槽、第二沟槽和第三沟槽为在同一道工艺步骤中形成的。

可选的，所述导电层的材料为掺杂的多晶硅。

相应的，本发明还提供一种半导体结构，包括：衬底；位于衬底内的埋层区，所述埋层区具有导电性能，且所述埋层区内具有掺杂离子；位于衬底内的环形的第一沟槽、第二沟槽和第三沟槽，且所述第一沟槽和第三沟槽分别位于第二沟槽两侧，且所述第二沟槽底部至少暴露出埋层区顶部；填充满所述第一沟槽和第三沟槽的阻挡层；填充满所述第二沟槽的导电层，所述导电层与埋层区相连接，且所述导电层的掺杂类型与埋层区的掺杂类型相同；位于导电层和埋层区包围的衬底内的掺杂阱；位于掺杂阱表面的栅极结构；位于栅极结构两侧的掺杂阱内的掺杂区。

可选的，所述第一沟槽和第二沟槽间的距离、第三沟槽和第二沟槽间的距离均为10埃至1000埃。

可选的，所述第二沟槽底部为至少暴露出埋层区顶部包括：第二沟槽底部暴露出埋层区顶部；第二沟槽底部位于埋层区内。

可选的，所述第二沟槽底部位于埋层区边界。

可选的，所述第二沟槽的宽度大于第一沟槽和第三沟槽的宽度。

可选的，所述第二沟槽的侧壁具有隔离层。

可选的，所述第一沟槽和第三沟槽的底部低于埋层区顶部。

可选的，所述阻挡层的材料为氧化硅、氮化硅或氮氧化硅。

与现有技术相比，本发明的技术方案具有以下优点：