[发明专利]用于无内嵌式SiGe的HKMG技术中的改良型硅化物形成

说明书

技术领域

基本上，本揭露是关于集成电路，并且更尤指包含硅/锗合金层沉积在晶体管的主动区表面上的晶体管。

背景技术

电子设备朝向愈加复杂集成电路的持续趋势是要求减小电子装置的尺寸，以便达到愈来愈高的集成密度。

晶体管在目前的集成电路中为主导性电路元件。在目前可得如微处理器、CPUs、存储晶片及诸如此类的复杂集成电路中，目前可提供数百万个晶体管。接着至关重要的是，为了实现高集成密度，集成电路中所含括晶体管的典型尺寸具有尽可能小的典型尺寸。

在各种集成电路制造技术中，CMOS技术目前是最有前途的方法，因为其能够依据操作速度、功率消耗及成本效益生产特性优越的装置。在CMOS电路中，互补式晶体管，也就是P通道晶体管与N通道晶体管，是用于形成如反相器和其它逻辑栅之类的电路元件以设计高度复杂的电路总成。在使用CMOS技术制造复杂集成电路期间，百万个晶体管，也就是N通道晶体管与P通道晶体管，是于衬底所支撑的半导体层内所界定的主动区中形成。

目前，大部分集成电路形成于其中的层件是由可以结晶、多晶或非晶形式提供的硅所制成。举例来说，可将如掺杂原子或离子等其它材料引进原始半导体层。

MOS晶体管或一般讲的场效晶体管，无论考虑的是N通道晶体管或P通道晶体管，都包含以同种类掺质高度掺杂的源极与漏极区。接着，在漏极与源极间布置反相或弱式掺杂通道区。通道区的导电性，也就是导电通道的驱动电流能力，可受于通道区附近所形成并且通过薄绝缘层与其分离的栅极电极所控制。除了别的之外，通道区的导电性还取决于电荷载子的迁移率，以及介于源极与漏极区之间，沿着晶体管宽度方向，也称为通道长度的距离。例如，通过缩减通道长度，得以降低通道电阻率。因此，可通过缩减晶体管通道长度而提升晶体管的切换速度并且使其驱动电流更高。

然而，无法无限制缩减晶体管通道长度而不引发其它问题。例如，栅极电极与通道间的电容随着通道长度缩减而降低。此效应接着必须通过缩减栅极与通道间的绝缘层的厚度而予以补偿。例如，对于大约80纳米(nm)的栅极长度而言，高速晶体管元件中可必需有基于2纳米厚度的二氧化硅的栅极介电材料。然而，绝缘层如此小的厚度可能导致漏电流增加，此漏电流是由穿过极薄栅极介电材料的电荷载子的热载子注射及直接穿隧所造成。由于基于栅极介电材料的二氧化硅的厚度进一步缩减可逐渐变得不符合尖端集成电路的热功率要求，已开发其它替代方案，用于提升通道区的电荷载子迁移率，借以另外增强场效晶体管的总体效能。

就这一点来说，一种有前途的方法是在通道区内产生特定类型的应变，理由在于硅中的电荷载子迁移率强烈取决于结晶材料的应变情况。例如，对于基于硅的通道区的标准晶体组态，P通道晶体管中的压缩应变分量可导致优越的电洞迁移率，借以提升P通道晶体管的切换速度及驱动电流。

在基于硅的晶体管中，具有晶体结构如同硅但晶格常数稍高的半导体合金可用于在PFET晶体管的通道区中施加期望量的压缩应力。例如，可使用锗(Ge)浓度可变的硅/锗(SiGe)合金。

SiGe或其他半导体合金可用于以两种不同方式制造改良型P通道FETs。

一种方法的组成是将半导体合金内嵌于通道区的端部的主动区中。例如，在形成栅极电极结构后，可毗连主动区中的栅极电极结构侧向形成对应的凹部。从而形成的凹部接着可用硅/锗合金予以填充，其在硅材料上生长时，基本上经历内部压缩应变。此应变接着可在毗连的通道区中诱发对应的压缩应变分量。因此，过去已开发多个程序策略，以便在P通道晶体管的漏极与源极区中加入高应变硅/锗材料。上述方法中所使用的硅/锗或通称的半导体合金材料在下文中将分别称为“内嵌式SiGe＂或“内嵌式半导体合金＂。

或者或另外，可将薄SiGe层直接沉积在单晶硅层，以便形成PFET用的SiGe通道。半导体合金层主要是提供用于调制P通道FET的功函数。由于结晶Si与SiGe之间的晶格不匹配，Si表面上生长的薄SiGe层为高应变，其提升半导体合金层中的电洞迁移率。根据某些制造技术，通道区中的薄SiGe层需用于调制P通道FET的功函数。例如，情况就是根据栅极先制高k/金属栅极程序的实现，尤其是长度等于或小于32纳米的栅极电极。一般而言，如上所述的SiGe或半导体合金层在下文中将分别称为“通道SiGe层＂或“通道半导体合金层＂。

PFET制造期间使用如SiGe之类半导体合金时的已知问题是关于对应半导体结构表面曝露SiGe的部分形成“断续性(spotty)＂金属硅化物，也就是非连续性。