[发明专利]半导体器件

说明书

技术领域

本公开内容总地涉及半导体器件。

背景技术

在三维（3D）芯片堆叠体中，两个或多个半导体芯片可堆叠在彼此的顶部上。堆叠体中的相邻芯片可经由接口彼此电耦合。接口的物理设计可以根据给定的标准而被预先确定或固定。例如，接口的几何尺寸，例如长度、宽度、焊盘间距等，可由标准规定。例如，随着在半导体技术中的增加的规模，芯片尺寸可接近或变得甚至小于接口的规定几何尺寸。例如，芯片可具有比由标准所规定的接口的长度小的长度。在这种情况下，修改芯片以适合于部分地较大的接口可能是合乎需要的。

发明内容

提供了半导体器件，其可包括：半导体芯片；从半导体芯片的边界横向延伸的延伸层；布置在延伸层和半导体芯片的至少一侧上的再分布层，其中再分布层将半导体芯片的至少一个接触部电耦合到接口的至少一个接触部，其中接口的至少一部分横向地延伸超出半导体芯片的边界。

附图说明

在附图中，相似的附图标记通常在不同的视图中始终指相同的部件。附图不一定按比例，相反重点通常在于说明本发明的原理。在下面的描述中，参考下面的附图描述了各种方案，其中：

图1是常规三维（3D）逻辑-存储器堆叠体的横截面视图；

图2是在一般“宽I/O”DRAM存储器上的标准化JEDEC“宽I/O”的平面图；

图3是示出增加小逻辑芯片的芯片尺寸以适合于“宽I/O”接口的常规方法的平面图；

图4是根据本文描述的一个或多个方案的半导体器件的例子的平面图，该半导体器件包括从半导体器件的第一半导体芯片的边界横向延伸的延伸层；

图5是包括从第一半导体芯片的两个相对的横向侧延伸的延伸层的半导体器件的例子的平面图；

图6是包括从第一半导体芯片的至少一个横向侧延伸的延伸层的半导体器件的例子的平面图；

图7是半导体器件的例子的平面图，该半导体器件包括用于使布置在第一半导体芯片的边界外部的接口连接改线（reroute）到第一半导体芯片的边界内部的导电接触部的再分布层；

图8是被配置为三维（3D）逻辑-存储器堆叠体的半导体器件的例子的横截面视图；

图9是半导体器件的例子的横截面视图，该半导体器件包括布置在第一半导体芯片的背面和正面之上的再分布层和用于使接口连接改线的穿通过孔；

图10是半导体器件的例子的平面图，该半导体器件包括布置在第一半导体芯片的背面和正面上的再分布层和用于使接口连接改线的穿通过孔。

具体实施方式

下面的详细描述涉及通过举例说明示出本公开内容的特定细节和方案的附图，在本公开内容中，本发明可被实施。本公开内容的这些方案被足够详细地描述以使本领域中的技术人员能够实施本发明。本公开内容的其它方案可被利用，且结构、逻辑和电气变化可被做出而不偏离本发明的范围。本公开内容的各种方案不一定是相互排他的，因为本公开内容的一些方案可与本公开内容的一个或多个其它方案组合以形成新的方案。

在本文中用于描述“在”侧面或表面“之上”形成特征（例如层）的短语“在……之上”可用于意指该特征（例如该层）可“直接”布置或形成在所指的（implied）侧面或表面“上”，例如与所指的侧面或表面直接接触。在本文中用于描述“在”侧面或表面“之上”形成特征（例如层）的短语“在……之上”可用于意指该特征（例如该层）可“间接”布置或形成在所指的侧面或表面“上”，有一个或多个额外的层布置在所指的侧面或表面和所形成的层之间。

术语“耦合”和/或“电耦合”和/或“连接”和/或“电连接”在本文中用于描述一个特征连接到至少一个其它所指的特征，并不打算意指该特征和至少一个其它所指的特征必须直接耦合或连接在一起；介于中间的特征可设置在该特征和至少一个其它所指的特征之间。

术语“至少一个”和“一个或多个”可被理解为包括大于或等于一的任何整数，即，“一”、“二”、“三”、“四”等。

术语“多个”可被理解为包括大于或等于二的任何整数，即，“二”、“三”、“四”、“五”等。

如在本文中使用的术语“标准化”可例如被理解为意指“根据标准”或“由标准定义”，例如根据由标准化委员会、主体或组织例如JEDEC（联合电子设备工程会议）等开发的标准或由该标准定义。