[发明专利]用于提高锁步核可用性的系统和方法

权利要求书

1.一种锁步系统，包括：

主CPU核，其被配置成接收任务，所述任务包括一个或多个指令，其中所述主CPU核进一步被配置成执行所述一个或多个指令以生成针对每个被执行的指令的第一输出；

校验器CPU核，其被配置成接收所述任务并执行所述一个或多个指令以生成针对每个被执行的指令的第二输出；

状态缓冲器，其被耦合到主CPU核和校验器CPU核，所述状态缓冲器被配置成存储主CPU核的状态；以及

比较器，其耦合到主CPU核和校验器CPU核，所述比较器被配置成接收针对每个被执行的指令的第一输出和第二输出，将第一输出与第二输出相比较，并且如果第一输出不匹配于第二输出，则生成一个或多个控制信号，

其中，主CPU核和校验器CPU核进一步被配置成接收所述一个或多个控制信号并响应于此从状态缓冲器加载所存储的CPU核状态。

2.根据权利要求1所述的锁步系统，进一步包括：总线/高速缓存/存储器模块，其被耦合到主CPU核和校验器CPU核，其中主CPU核和校验器CPU核进一步被配置成从总线/高速缓存/存储器模块接收任务。

3.根据权利要求2所述的锁步系统，进一步包括：串联耦合在总线/高速缓存/存储器模块和校验器CPU核之间的一个或多个第一延迟器；以及串联耦合在主CPU核和比较器之间的一个或多个第二延迟器。

4.根据权利要求1所述的锁步系统，其中主CPU核包括：主CPU核状态控制逻辑，其被配置成在由主CPU核执行所述一个或多个指令之前将主CPU核的状态写入到状态缓冲器。

5.根据权利要求1所述的锁步系统，其中主CPU核包括：主CPU核状态控制逻辑，其被配置成基于在由主CPU核执行所述一个或多个指令期间触发事件的发生，将主CPU核的状态写入到状态缓冲器。

6.根据权利要求1所述的锁步系统，其中主CPU核包括主CPU核状态控制逻辑，所述主CPU核状态控制逻辑被配置成在接收到所述一个或多个控制信号时停止由主CPU核执行所述一个或多个指令，并且校验器CPU核包括校验器CPU核状态控制逻辑，所述校验器CPU核状态控制逻辑被配置成在接收到所述一个或多个控制信号时停止由校验器CPU核执行所述一个或多个指令。

7.根据权利要求6所述的锁步系统，其中主CPU核状态控制逻辑进一步被配置成基于接收到所述一个或多个控制信号来生成读取信号，以用于将所存储的CPU核状态从状态缓冲器加载到主CPU核和校验器CPU核。

8.根据权利要求1所述的锁步系统，其中主CPU核和校验器CPU核一致地执行所述一个或多个指令。

9.一种用于提高锁步核可用性的方法，包括：

将主CPU核的状态写入到状态缓冲器；

由主CPU核执行任务的一个或多个指令以生成针对每个被执行的指令的第一输出；

由校验器CPU核执行所述任务的所述一个或多个指令以生成针对每个被执行的指令的第二输出；

由比较器将第一输出与第二输出相比较，并且如果第一输出不匹配于第二输出，则生成一个或多个控制信号；以及

基于所述一个或多个控制信号的生成，将主CPU核的状态从状态缓冲器加载到主CPU核和校验器CPU核。

10.根据权利要求9所述的用于提高锁步核可用性的方法，进一步包括由主CPU核和校验器CPU核从总线/高速缓存/存储器模块接收所述一个或多个指令。

11.根据权利要求10所述的用于提高锁步核可用性的方法，进一步包括对由校验器CPU核接收到的一个或多个指令进行延迟以及对主CPU核的第一输出进行延迟。

12.根据权利要求9所述的用于提高锁步核可用性的方法，进一步包括在由主CPU核执行所述一个或多个指令之前将主CPU核的状态写入到状态缓冲器。