[发明专利]用于提高锁步核可用性的系统和方法

说明书

技术领域

本公开的某些实施例涉及在计算系统和方法中提供诊断覆盖。更具体地，本公开的某些实施例涉及在提高锁步（lockstep）CPU核可用性的同时在嵌入式安全相关系统及其中的方法中提供诊断覆盖。

背景技术

用在嵌入式安全相关系统中的中央处理单元（CPU）通常包括独立且一致地运行相同指令和数据序列的一对CPU核。所述核的输出被实时比较，并且如果存在通常指示错误的不匹配的话，则能够采取适当的动作来处理所述错误。然而，到由于检测到两个CPU核的输出之间的差异而已经确定两个CPU核之间的状态差异的时候，任一CPU核的当前内部状态可能已经显著偏离于CPU核相关错误发生时的内部状态。

传统的嵌入式安全相关系统通过将整个系统置于重置状态中然后重新启动整个系统，解决了这些CPU核相关错误。更具体地，在传统的系统中，系统管理器逻辑模块一般接收核相关错误，然后不仅重置该对CPU核，还重置与该系统关联的所有组件。然而，该过程一般花费相当长的时间段，在所述时间段期间，系统不可用于例如处理指令和数据或者I/O功能。例如，系统可能在几十毫秒内不可用，这不是对安全相关控制器来说期望的情形。

其他更复杂的系统可以与用于禁用出故障的核的多数表决系统相结合使用三个或更多CPU核。然而，尽管此类系统可以提供更高的CPU核可用性，但是此类可用性以附加的面积、功率和/或成本为代价。

将期望的是，在仍然提供对CPU核处理错误的高效且健壮的检测和校正的同时，在嵌入式安全相关系统中给处理数据和指令集的任务提供更高百分比的CPU核可用性。

发明内容

根据本公开的实施例，一种锁步系统包括：主CPU核，其被配置成接收并执行任务的一个或多个指令以生成针对每个被执行的指令的第一输出；校验器CPU核，其被配置成接收并执行所述一个或多个指令以生成针对每个被执行的指令的第二输出；状态缓冲器，其被耦合到主CPU核和校验器CPU核并且被配置成存储主CPU核的状态；以及比较器，其被耦合到主CPU核和校验器CPU核并且被配置成接收针对每个被执行的指令的第一输出和第二输出，将第一输出与第二输出相比较并且如果第一输出不匹配于第二输出，则生成一个或多个控制信号。在一个实施例中，主CPU核和校验器CPU核进一步被配置成接收所述一个或多个控制信号并从状态缓冲器加载所存储的CPU核状态。

根据本公开的另外的实施例，一种用于提高锁步核可用性的方法包括：将主CPU核的状态写入到状态缓冲器，由主CPU核执行任务的一个或多个指令以生成针对每个被执行的指令的第一输出，由校验器CPU核执行所述任务的所述一个或多个指令以生成针对每个被执行的指令的第二输出，将第一输出与第二输出相比较，并且如果第一输出不匹配于第二输出，则生成一个或多个控制信号，以及基于所述一个或多个控制信号的生成将主CPU核的状态从状态缓冲器加载到主CPU核和校验器CPU核。

本公开的这些和其他优势、方面和新特征以及其图示实施例的细节将从下面的描述和附图中更充分地理解。

附图说明

图1是根据本公开的实施例的锁步系统的示意图；

图2是根据本公开的实施例的提高锁步核可用性的方法动作的流程图；

图3是根据本公开的另一个实施例的提高锁步核可用性的方法动作的流程图；

图4是根据本公开的另一个实施例的提高锁步核可用性的方法动作的流程图；以及

图5是根据本公开的另一个实施例的提高锁步核可用性的方法动作的流程图。

具体实施方式

图1是根据本公开的实施例的锁步系统100的示意图。该锁步系统包括主CPU核102、校验器CPU核104、比较器106、状态缓冲器108和总线/高速缓存/存储器模块110。如所示的那样，主CPU核102包括主CPU核状态控制逻辑112a，并且校验器CPU核104包括校验器CPU核状态控制逻辑112b。在一个实施例中，主CPU核状态控制逻辑112a和校验器CPU核状态控制逻辑112b包括被实现为硬件、固件或软件的相同的逻辑，然而本公开的范围包括状态控制逻辑112a和112b的不相同的实现方式，以适应例如主和校验器CPU核102和104的不相同的版本，其可能例如需要具有不同时间延迟的状态控制逻辑112a和112b。为了描述简单的目的，主CPU核状态控制逻辑112a和校验器CPU核状态控制逻辑112b可以共同称为状态控制逻辑112。