[发明专利]一种基于纳米线的平面环栅晶体管及其制备方法

说明书

技术领域

本发明属于纳米电子学技术领域，具体涉及一种基于纳米线的平面环栅晶体管及其制备方法。

背景技术

随着半导体工业的发展，单个MOS管的尺寸越来越小，尺寸缩小会带来一些的问题，其中比较显著的就是短沟道效应。为了加强栅极的调控能力以抑制短沟道效应，人们提出多种栅极设计方案，从双栅到Fin栅。在所有的栅结构中，理论上环栅结构能够最有效提高栅调控的能力，抑制短沟道效应。相比于传统块体材料，纳米线等一维材料具有易于制备环栅结构的天然优势。

表征半导体材料电学性能的一个很重要的指标是载流子迁移率，而对于当前主流硅工艺而言，所采用的硅的电学性能并非最优，其迁移率较低，而III-V族材料的载流子迁移率，尤其是电子迁移率远高于硅，在未来的半导体工业的发展中，特别是在射频电子器件领域，III-V族材料很有可能替代硅材料。

目前国内外已经有很多研究组具备了在硅衬底上生长III-V族纳米线的能力：瑞典Lund大学的Lars Samuelson等人在Journal of Crystal Growth334(2011)51–56，发表的题为“Self-seeded，position-controlled InAs nanowire growth on Si:A growth parameter study”的文章中，公布了在硅衬底上采用自催化的方法生长InAs纳米线有序阵列的成果；日本北海道大学的Takashi Fukui等人在Nature488(2012)189，发表题为“A III–V nanowire channel on silicon for high-performance vertical transistors”的文章，也具备了在硅衬底上生长III-V族纳米线周期性阵列的能力。

从材料的电学性能和目前的研究进展来看，III-V族纳米线很有可能在射频电子器件领域得到进一步的应用。目前基于III-V族纳米线的平面环栅射频器件的工作来自于瑞典Lund大学(其工作发表于Nano Lett.，题为“Realizing Lateral Wrap-Gated Nanowire FETs:Controlling Gate Length with Chemistry Rather than Lithography”。)和日本NTT公司(其工作发表于APL题为Encapsulated gate-all-around InAs nanowire field-effect transistors)，但前者工艺较为复杂，对样品损伤较大，而后者采用先做好底栅电极，然后转移纳米线，最后再裹上一层金属，形成环栅，即包裹纳米线的金属是分两次镀上的，这样中间会形成一定空隙，从而不能很好包裹纳米线。

发明内容

本发明的目的是制备出可以更快速、更好地抑制短沟道效应的、提高栅控能力的基于纳米线的平面环栅晶体管。

为了实现上述目的，本发明采用以下技术方案：

一种基于纳米线的平面环栅晶体管包括：衬底、悬浮且平行于衬底的纳米线以及位于衬底之上并径向包围所述纳米线的依次排列的源电极、栅电极和漏电极；

所述晶体管的导电沟道是被栅电极径向包围的纳米线，所述栅电极与所述纳米线之间具有栅介质；

所述源电极和漏电极分别与栅电极具有间距，所述源电极和栅介质、栅电极之间以及漏电极和栅介质、栅电极之间在纳米线侧壁无电学连接。

优选地，上述基于纳米线的平面环栅晶体管，其衬底为单晶硅或覆盖有氧化硅的单晶硅。

优选地，所述纳米线是自掺杂低阻纳米线，其材料为III-V族材料。

优选地，所述栅介质为高介电常数材料。

优选地，源电极、栅电极和漏电极为金属电极。其中，所述源电极和漏电极金属要求能够与纳米线形成欧姆接触的金属，包括金，铝，镍等。

上述基于纳米线的平面环栅晶体管制备方法，包括如下步骤：

1)在衬底首先甩一层胶，然后在匀过胶的衬底上转移上纳米线，并定位纳米线；再甩一层胶，将纳米线夹杂两层胶中间；

2)开出栅电极窗口并对栅电极窗口进行去残胶处理，然后腐蚀掉栅电极窗口下的纳米线上的本征氧化层；

3)在栅电极窗口下的纳米线上生长栅介质；制备栅电极，然后剥离；

4)开出源电极窗口和漏电极窗口，并对源电极窗口和漏电极窗口进行去残胶处理，然后腐蚀掉源电极窗口和漏电极窗口下的纳米线上的本征氧化层；

5)制备源电极和漏电极，然后剥离。