[发明专利]一种半导体器件及其制造方法和电子装置

说明书

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件，通过在其所包括的作为ESD保护器件的NMOS的漏极内设置P型掺杂区，可以提高ESD保护器件的抗ESD特性，进而提高半导体器件的可靠性。本发明的半导体器件的制造方法，由于制得的半导体器件所包括的作为ESD保护器件的NMOS的漏极内设置有P型掺杂区，因而可以提高ESD保护器件的抗ESD特性，进而提高半导体器件的可靠性。本发明的电子装置，使用了上述半导体器件，因而同样具有上述优点。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术

在半导体技术领域中，EEPROM（电可擦可编程只读存储器）作为非挥发存储设备，被大量应用于计算机、手机等电子装置之中。

由于应用环境的复杂性，在EEPROM等半导体器件中，ESD（Electro-Staticdischarge；静电释放）的防护至关重要。然而，在目前的EEPROM中，ESD保护器件的性能却往往难以满足实际需要。

在目前的EEPROM工艺中，通常采用高压NMOS器件（额定工作电压一般为5V）作为ESD保护器件，该作为ESD保护器件的高压NMOS器件的结构与普通NMOS相同，如图1所示，包括半导体衬底100以及位于半导体衬底100上的源极101、漏极102和栅极103。然而，该高压NMOS器件的性能通常无法满足在特殊场合下对ESD保护的需求，主要表现如下：在现有技术中，作为ESD保护器件的高压NMOS的实际触发电压（trigger voltage）通常比设计目标值要高，触发电压的实际值通常在14V左右，而设计目标值通常为10V；这就导致了在存在大于10V小于14V的静电的情况下，ESD保护器件无法被触发，因而会造成EEPROM器件的静电损伤。

为了解决现有技术中的上述技术问题，有必要提出一种新的半导体器件及其制造方法。

发明内容

针对现有技术的不足，本发明提出一种新的半导体器件以及该半导体器件的制造方法和使用该半导体器件的电子装置，该半导体器件具有更好的抗ESD能力。

本发明实施例一提供一种半导体器件，包括半导体衬底以及位于所述半导体衬底上的ESD保护器件；其中，所述ESD保护器件包括位于所述半导体衬底内的源极、漏极以及位于所述半导体衬底之上且位于所述源极和所述漏极之间的栅极，还包括位于所述漏极内的P型掺杂区。

可选地，所述源极与所述漏极为N+掺杂。

可选地，所述栅极的材料为多晶硅。

可选地，所述源极、所述漏极以及所述栅极之上形成有金属硅化物。

可选地，所述ESD保护器件为NMOS器件。

可选地，所述半导体器件还包括核心器件，所述ESD保护器件用于防止所述核心器件遭受ESD损伤。

可选地，所述半导体器件为EEPROM。

本发明实施例二提供一种半导体器件的制造方法，所述方法包括：

步骤S101：提供半导体衬底，在所述半导体衬底上形成作为ESD保护器件的NMOS器件，其中所述NMOS器件包括源极、漏极和栅极；

步骤S102：对所述NMOS器件的所述漏极进行P+离子注入，以在所述漏极内形成P型掺杂区；

步骤S103：在所述半导体衬底上形成层间介电层以及位于所述层间介电层内的接触孔。

可选地，在所述步骤S101中还形成包括高压PMOS、低压NMOS以及低压PMOS在内的其他器件，所述步骤S101包括：

步骤S1011：提供半导体衬底，在所述半导体衬底上定义有源区，并进行沟道区离子注入；