[发明专利]具有增强的接触区的三维集成电路装置

说明书

技术领域

本申请案主张申请中的美国临时专利申请号61／778，562的优先权，其申请日为2013年3月13日。

本发明是有关于包括至少一阵列区及一相关接触区之型式的三维集成电路(3D IC)装置，且特别是提供位于层间导体(例如位线插塞)之间的接触区的增强的电性接触以及交替叠层的有源层及绝缘层中的逐渐变薄的半导体或导体有源层。

背景技术

高密度存储器装置被设计成包括闪存单元的阵列或其他型式的存储器单元。在某些例子中，存储器单元包括可被排列成3D架构的薄膜晶体管。

在一个例子中，一种3D存储器装置包括多个叠层体的存储器单元的NAND字符串。这些叠层体包括被绝缘层隔开的半导体条(亦称为有源层)。3D存储器装置包括一阵列，其包括多个字线结构、多个字符串选择结构以及接地选择线，正交地排列在多个叠层体上面。包括电荷储存结构的存储器单元是形成于多个叠层体中的半导体条的侧表面与字线结构之间的交点。

发明内容

有鉴于此，本发明提供了一种具有增强的接触区的三维集成电路装置，该装置包括一基板，此基板具有一上表面以及一从上表面延伸进入基板中的凹槽。凹槽具有一底部以及多个延伸在上表面与底部之间的侧部。这些侧部包括彼此横向配置的第一侧与第二侧。一叠层体包括交替叠层的多个有源层及多个绝缘层，覆盖在基板的上表面与凹槽上。至少某些有源层具有一上部及一下部，上部沿着一个在上表面上面且实质上平行于上表面的上平面延伸，而下部沿着一个在底部上面且实质上平行于底部的下平面延伸。每一个有源层具有第一与第二朝上延伸部，沿着第一侧与第二侧设置以从它们所属的有源层的下部延伸。导电条与这些有源层的第二朝上延伸部邻接。

此装置的某些例子可包括下述的一个或多个。导电条可包括在第二朝上延伸部的侧上的侧壁间隙壁。第二侧可实质上垂直于上表面被配置，其中第一侧为一个与上表面夹出一锐角地被配置的向下及向内部倾斜的侧。导电条可具有下端及上端，下端是在凹槽中并延伸至凹槽中的不同深度，上端被设计成用于通过层间导体连接至覆盖的导体。导电条的上端可以位于相同的水平面(相同的水平面是平行于上表面)，或位于相对于上表面的不同水平面。导电条的上端或导电条的上端与相邻的第二朝上延伸部两者可提供着陆区给层间导体。

一种用于与一装置的具交替叠层的有源层及绝缘层的一叠层体的有源层形成电性连接的方法，可被实现如下：一凹槽可被形成通过一基板的上表面，凹槽具有一底部以及多个延伸在上表面与底部之间的侧部，这些侧部包括彼此横向被配置的第一与第二侧。交替叠层的有源层及绝缘层之一叠层体系以下述方式形成在基板之上表面与凹槽上面：多个有源层的每一个的上部是形成为沿着一上平面并在上表面上面且实质上平行于上表面；多个有源层的每一个的一下部是形成为沿着一下平面并在底部上面且实质上平行于底部；多个有源层的每一个的第一与第二朝上延伸部，是沿着第一侧与第二侧设置并从它们所属的有源层的下部延伸；导电条邻接多个有源层的第二朝上延伸部。

此方法的某些例子可包括下述的一个或多个。凹槽形成步骤可包括：形成第一侧作为一个与上表面夹出一锐角地被配置的向下及向内部倾斜的第一侧。导电条形成步骤可通过形成导电条作为位于第二朝上延伸部的侧上而非位于第一朝上延伸部的侧上的侧壁间隙壁而被实现。凹槽形成步骤可包括形成一实质上长方形的凹槽，具有第一、第二、第三及第四侧，其中第一侧及第三侧是彼此相对，且被配置为与上表面夹出锐角地的向下及向内部倾斜的侧部；以及导电条可被形成作为位于第二侧及第四侧的侧壁间隙壁，而非位于第一侧或第三侧。层间导体可被形成以接触导电条的上表面，上表面定义着陆区供层间导体用。着陆区可沿着实质上平行于上表面之一着陆区平面或与上表面夹出一锐角地延伸。着陆区可由导电条的上端及邻接的第二朝上延伸部所建立。

本发明的其他实施样态及优点可在检阅图式、详细说明以及下述权利要求范围时获得。

附图说明

图1为一种3D NAND存储器阵列结构的立体图。为了说明的目的，从此图移除绝缘材料以露出额外结构。

图2为一IC装置的一例子的一部分的简化剖面图，其显示层间导体于一接触区接触着陆区。

图2A为一影像，其显示一层间导体如何可完全通过一个待与其电性接触的有源层的一例子。

图3-图13显示层间导体于接触区的连接至着陆区中的工艺步骤的一个例子。

图3为一基板的俯视平面图，基板包括位在一凹槽接触区的任一侧上的阵列区，其中图3A及图3B是沿着图3的线3A-3A及3B-3B。