[发明专利]基于FPGA的等精度频率测试系统及其设计方法

权利要求书

1.基于FPGA的等精度频率测试方法，其特征在于，包括如下步骤：

（1）将标准时钟信号及待测信号直接输入FPGA芯片；

（2）标准时钟信号输入FPGA芯片后，经分频模块Ⅰ、分频模块Ⅱ分别得到预置闸门信号和二倍频的预置闸门信号；

（3）预置闸门信号输入D触发器的数据输入端，待测信号输入D触发器的时钟输入端，D触发器输出实际闸门信号；

（4）预置闸门信号和二倍频的预置闸门信号分别经非门后连接二输入与门的输入端，该与门的输出作为计数器Ⅰ和计数器Ⅱ的清零信号；实际闸门信号作为计数器Ⅰ和计数器Ⅱ的使能信号，标准时钟信号作为计数器Ⅰ的时钟输入信号，待测信号作为计数器Ⅱ的时钟输入信号；

（5）计数器Ⅰ将得到的在实际闸门信号高电平持续时间内标准时钟信号的周期数输送至锁存器Ⅰ；计数器Ⅱ将得到的在实际闸门信号高电平持续时间内待测信号的周期数输送至锁存器Ⅱ；

（6）测频计算模块接收来自锁存器Ⅰ和锁存器Ⅱ将输出值，计算得出待测信号的频率。

2.基于FPGA的等精度频率测试系统，其特征在于：包括基于FPGA的分频模块Ⅰ、分频模块Ⅱ、D触发器、计数器Ⅰ、计数器Ⅱ、锁存器Ⅰ、锁存器Ⅱ和测频计算模块，

分频模块Ⅰ和分频模块Ⅱ的输入端均与标准时钟信号连接，分频模块Ⅰ输出的预置闸门信号和分频模块Ⅱ输出的二倍频的预置闸门信号分别经非门后连接二输入与门的输入端；

所述预置闸门信号与D触发器的数据输入端连接，待测信号连接D触发器的时钟输入端，D触发器的输出端同时与计数器Ⅰ和计数器Ⅱ的使能端连接，计数器Ⅰ和计数器Ⅱ的清零端均和与门的输出端连接，计数器Ⅰ的时钟端与标准时钟信号连接，计数器Ⅱ的时钟端与待测信号连接；

计数器Ⅰ和计数器Ⅱ的输出端分别连接锁存器Ⅰ和锁存器Ⅱ，锁存器Ⅰ和锁存器Ⅱ的输出端与测频计算模块相连，测频计算模块将计算出的频率输出至数码管。

3.根据权利要求2所述的基于FPGA的等精度频率测试系统，其特征在于：所述计数器Ⅰ和计数器Ⅱ均为32位的计数器。

4.根据权利要求2所述的基于FPGA的等精度频率测试系统，其特征在于：所述数码管为9个8段数码管。