[发明专利]基于FPGA的等精度频率测试系统及其设计方法

说明书

技术领域

本发明涉及频率测试系统和方法，尤其涉及基于FPGA的等精度频率测试系统及测试方法。

背景技术

在工控系统中，经常需要测量各种信号的频率。现有的频率计主要有两种测量方法：一种是直接测频法，该方法是将被测频率信号经脉冲整形电路处理后加到闸门的一个输入端，只有在闸门开通时间T内，被计数的脉冲送到十进制计数器进行计数。设计数器的值为N，则可得到被测信号频率为f=N/T，这种测量方法在低频段的相对误差较大，即在低频段不能满足设计精度的要求；另一种是组合测频法，指在高频时采用直接测频法，低频段时采用直接测量周期法测信号的周期，然后换算成频率。这种方法可以在一定程度上弥补直接测频法的不足，但是难以确定最佳分测点，且各种频率的待测信号的测量精度相差较大。

发明内容

本发明要解决的技术问题是：提供基于FPGA的等精度频率测试系统及测试方法，不仅可以获得很高的频率测量精度，而且可以使频率的测量精度基本相等。

    一种基于FPGA的等精度频率测试方法，包括如下步骤：

（1）将标准时钟信号及待测信号直接输入FPGA芯片；

（2）标准时钟信号输入FPGA芯片后，经分频模块Ⅰ、分频模块Ⅱ分别得到预置闸门信号和二倍频的预置闸门信号；

（3）预置闸门信号输入D触发器的数据输入端，待测信号输入D触发器的时钟输入端，D触发器输出实际闸门信号；

（4）预置闸门信号和二倍频的预置闸门信号分别经非门后连接二输入与门的输入端，该与门的输出作为计数器Ⅰ和计数器Ⅱ的清零信号；实际闸门信号作为计数器Ⅰ和计数器Ⅱ的使能信号，标准时钟信号作为计数器Ⅰ的时钟输入信号，待测信号作为计数器Ⅱ的时钟输入信号；

（5）计数器Ⅰ将得到的在实际闸门信号高电平持续时间内标准时钟信号的周期数输送至锁存器Ⅰ；计数器Ⅱ将得到的在实际闸门信号高电平持续时间内待测信号的周期数输送至锁存器Ⅱ；

（6）测频计算模块接收来自锁存器Ⅰ和锁存器Ⅱ将输出值，计算得出待测信号的频率。

一种基于FPGA的等精度频率测试系统，包括基于FPGA的分频模块Ⅰ、分频模块Ⅱ、D触发器、计数器Ⅰ、计数器Ⅱ、锁存器Ⅰ、锁存器Ⅱ和测频计算模块，分频模块Ⅰ和分频模块Ⅱ的输入端均与标准时钟信号连接，分频模块Ⅰ输出的预置闸门信号和分频模块Ⅱ输出的二倍频的预置闸门信号分别经非门后连接二输入与门的输入端；所述预置闸门信号与D触发器的数据输入端连接，待测信号连接D触发器的时钟输入端，D触发器的输出端同时与计数器Ⅰ和计数器Ⅱ的使能端连接，计数器Ⅰ和计数器Ⅱ的清零端均和与门的输出端连接，计数器Ⅰ的时钟端与标准时钟信号连接，计数器Ⅱ的时钟端与待测信号连接；计数器Ⅰ和计数器Ⅱ的输出端分别连接锁存器Ⅰ和锁存器Ⅱ，锁存器Ⅰ和锁存器Ⅱ的输出端与测频计算模块相连，测频计算模块将计算出的频率输出至数码管。

所述计数器Ⅰ和计数器Ⅱ均为32位的计数器。所述数码管为9个8段数码管。计数器Ⅰ和计数器Ⅱ对输入时钟计数，输出32位的数字量；测频计算模块输入两路32位的数字量，计算得到频率，并将结果输出到段数码管上。

假定标准时钟信号频率为                                                ,待测信号频率为；一次实际闸门时间内，对标准时钟信号的计数值为，对被测信号的计数值为；那么可得被测信号频率。

下面计算以上测频方法的频率精度。

若所测频率值为，其真实值为，标准频率为，一次测量中，由于计数的起始和停止时间都是由该信号的上跳沿触发的，因此在实际闸门时间内对的计数无误差，在此时间内的计数最多相差一个脉冲，即，则。相对误差。设计上，由于等于0或1，则频率测量的相对误差为0或。如果为0，那么就要求实际闸门信号周期正好是标准时钟信号周期的整数倍，频率测量的相对误差为0；但绝大多数情况是实际闸门信号周期并不是标准时钟信号周期的整数倍，此时频率测量的相对误差为。另一方面，由于标准时钟频率很高，因此很大，趋近于0，所以这种测量方法不仅测量精度高，而且可以认为是一种等精度测量方法。

本发明带来的有益效果为：该系统不仅可以获得很高的频率测量精度，而且可以使频率的测量精度基本相等。采用此方法测试信号频率，相对测量误差与被测信号频率的高低无关，通过增大闸门时间或标准时钟频率可以增大，从而减少测量误差，提高测量精度。由于测量精度与实际闸门宽度和标准频率有关，与被测信号的频率基本无关，故在预置闸门和实际闸门时间相同而被测信号频率不同的情况下，等精度测量法的测量精度基本不变。