[发明专利]半导体晶片、半导体工艺和半导体封装

说明书

技术领域

本发明涉及3D半导体封装的领域，且更具体地说，涉及用以促进导电通孔(conductive via)的测试的技术和结构。

背景技术

在堆栈式芯片封装中，可以垂直堆栈方式将多个集成电路芯片封装于单个封装结构中。此情形增加堆栈密度而使封装结构较小，且常常缩短信号必须在芯片之间横穿的路径的长度。因此，堆栈式芯片封装倾向于增加芯片之间或之中的信号传输速度。另外，堆栈式芯片封装允许将具有不同功能的芯片集成于单个封装结构中。使用硅穿孔(Through Silicon Via,TSV)因其可在芯片之间提供短垂直导电路径的能力而成为在实现堆栈式芯片封装集成方面的关键技术。

通常，在TSV制造工艺中，从半导体晶片的底表面蚀刻半导体晶片以形成多个通孔(Via Hole)，使得暴露半导体晶片的最底图案化金属层(即，“金属1”(M1))。接着，将导电金属电镀于通孔，以便形成硅穿孔(TSV)。接着，切割半导体晶片以形成半导体裸片。在一些情况下，在半导体晶片的蚀刻工艺期间，蚀刻剂可能未精确地蚀刻半导体晶片，使得一些通孔将不达到最底图案化金属层(M1)。在其它情况下，在导电金属的电镀工艺期间，可能未良好地控制电镀参数，使得导电金属的厚度不均匀，且一些导电金属将不接触最底图案化金属层(M1)。以上两种情况将引起TSV的导电金属在电镀工艺中不会完美地终止(stop)于最底图案化金属层(M1)上，且在导电金属与最底图案化金属层(M1)之间形成开路。然而，仅在对半导体裸片执行测试后才发现此类不当缺陷，此意味仅在已将半导体晶片切割成半导体裸片后才发现此类不当缺陷。

发明内容

本发明的一个方面涉及一种半导体封装。在一个实施例中，所述半导体封装包含：半导体裸片，其包括衬底；多个电介质层，其设置于所述衬底上；集成电路，其包含设置于所述电介质层之间且彼此电性连接的多个图案化金属层；和至少一个金属片段(Metal Segment)，其与所述集成电路绝缘且从所述半导体裸片的侧表面(Lateral Side Surface)暴露。在此实施例中，所述至少一个金属片段设置于为所述电介质层中的最底电介质层的电介质层上，至少一个金属片段和所述集成电路的最底图案化金属层各自具有下表面，且所述下表面实质上共平面，且所述半导体裸片进一步包括至少一个导电通孔。

本发明的另一方面涉及一种半导体晶片。在一个实施例中，所述半导体晶片包含衬底，所述衬底被划分成多个裸片区域和多个沟槽区域(Trench Area)；其中每一所述裸片区域中包含集成电路，所述集成电路具有设置于电介质层之间且彼此电性连接的多个图案化金属层；且其中所述沟槽区域设置于所述裸片区域之间，且至少一个金属片段设置于所述沟槽区域中且与邻近裸片区域的所述集成电路绝缘。在此实施例中，所述至少一个金属片段设置于最底电介质层上，且所述至少一个金属片段和最底图案化金属层在同一层处共平面。