[发明专利]具有片上互连的混合可编程众核设备

权利要求书

1.一种混合可编程逻辑设备，包括：

可编程逻辑元件，所述可编程逻辑元件中的至少一些可编程逻辑元件提供至少一种硬件加速功能；

处理器，所述处理器与所述可编程逻辑元件交错并且在物理上确定大小使得所述处理器中的每个处理器的一个物理尺寸等于所述可编程逻辑元件的同一物理尺寸的倍数；以及

第一相交的水平和垂直连接器，所述第一相交的水平和垂直连接器向所述可编程逻辑元件、所述处理器或其中的任何组合提供数据并且从所述可编程逻辑元件、所述处理器或其中的任何组合提供数据；

其中所述相交的水平和垂直连接器的垂直间距是所述处理器或所述可编程逻辑元件中的至少一个的垂直间距的倍数。

2.根据权利要求1所述的设备，其中所述处理器中的每个处理器包括固定逻辑元件。

3.根据权利要求1所述的设备，其中所述第一水平和垂直连接器处于所述混合可编程逻辑设备的接线的第一金属层中。

4.根据权利要求1所述的设备，其中所述处理器被布置在列或行中的一个列或行中。

5.根据权利要求1所述的设备，其中所述物理尺寸是长度、宽度或高度之一。

6.根据权利要求1所述的设备，其中所述第一水平和垂直连接器作为同构路由构造可寻址，以向所述处理器和所述可编程逻辑元件提供数据并且从所述处理器和所述可编程逻辑元件提供数据。

7.根据权利要求1所述的设备，其中所述第一水平和垂直连接器仅向所述处理器和所述可编程逻辑元件提供数据并且从所述处理器和所述可编程逻辑元件提供数据。

8.根据权利要求7所述的设备，进一步包括入口/出口处理模块，所述入口/出口处理模块接收数据分组并且将所述数据分组路由至所述第一水平和垂直连接器。

9.根据权利要求8所述的设备，进一步包括外部存储器，所述外部存储器被配置为直接连接至所述混合可编程逻辑设备，其中所述外部存储器缓冲所接收的数据分组。

10.根据权利要求8所述的设备，进一步包括片上网络总线，仅可操作为向所述入口/出口处理模块运送所述数据分组并且从所述入口/出口处理模块运送所述数据分组。

11.根据权利要求8所述的设备，其中所述入口/出口处理模块包括：专用ASIC或者一组所述可编程逻辑元件中的至少一项。

12.根据权利要求3所述的设备，进一步包括包含所述可编程逻辑元件和所述处理器的第二金属层。

13.根据权利要求1所述的设备，其中所述可编程逻辑元件改变所述至少一种硬件加速功能。

14.一种混合可编程逻辑设备，包括：

以第一时钟速度操作的平铺布置的可编程逻辑元件，其中所述可编程逻辑元件中的至少一些可编程逻辑元件提供至少一种硬件加速功能；

按列布置并且与所述可编程逻辑元件交错的处理器，所述处理器以关于所述第一时钟速度异步的第二时钟速度操作，其中所述处理器中的每个处理器包括固定逻辑元件；

相交的水平和垂直连接器，所述水平和垂直连接器在所述可编程逻辑元件与所述处理器之间提供数据；以及

调度电路，所述调度电路以关于所述第二时钟速度异步的速率在所述可编程逻辑元件与所述处理器之间在所述水平和垂直连接器上传输数据。

15.根据权利要求14所述的设备，其中所述调度电路接收被寻址到所述处理器中的至少一个处理器的中断消息。