[发明专利]具有片上互连的混合可编程众核设备

说明书

本发明提供了一种混合可编程逻辑设备，其包括可编程的现场可编程门阵列逻辑构造以及众核分布式处理子系统。该设备在同一设备即同一芯片中集成了可编程逻辑元件的构造和处理器两者。可编程逻辑元件可以被确定大小并且被布置，使得布局和布线工具能够将处理器和逻辑元件作为同构布线构造来寻址。可编程逻辑元件可以向处理器提供硬件加速功能，这些硬件加速功能能够在该设备被构造之后被定义。该设备可以包括调度电路，该调度电路能够在逻辑构造中的水平和垂直连接器上调度数据的传输，以采用异步的方式在可编程逻辑元件与处理器之间传输数据。

技术领域

本发明涉及包含许多可编程处理器、专用功能模块、以及可编程FPGA构造的混合可编程逻辑设备。本发明对于网络和分组处理特别有用，尽管它可以在其他应用中使用。

背景技术

众核（即多核）设备已经提供了一种提高设备性能而不引起提高时钟速度的成本的方式。众核设备可以包括用于硬件特定功能（诸如差错控制编码或者加密）的专用ASIC模块。这些模块通常被称为硬件加速器。

发明内容

本发明提供一种混合可编程逻辑设备，其包括可编程现场可编程门阵列逻辑构造（例如，可编程逻辑元件）以及众核分布式处理子系统（例如，众核处理器）。注意，术语“混合”指的是在同一设备（即，同一芯片）中集成了可编程逻辑元件的构造和处理器两者的设备。在所提供的架构中，可编程逻辑元件可以提供“后期绑定”的硬件加速功能，意思是被用来形成硬件加速功能的特定功能和逻辑架构能够在该设备被构造之后被定义。例如，可编程逻辑元件可以经由在运行时对混合可编程逻辑设备编程的软件，被分区或者分组为硬件加速器。还注意到，术语“设备”指的是本文中所描述的混合可编程逻辑设备的任何实施例或者实施例的组合。

在某些实施例中，处理器可以被集成到可编程逻辑构造中，而使得处理器的一个或多个物理尺寸（诸如宽度、长度或高度）是可编程逻辑元件的同一物理尺寸（即，对应的长度、宽度或高度）的倍数。这允许了具有不同尺寸的设备的有效率组装，而使处理器与可编程逻辑元件或者其他逻辑模块的比率不同。在某些实施例中，处理器可以是“硬化的”，意思是它们包括固定逻辑元件而不是可编程逻辑元件。这个特征提供了将强大的众核处理器集成到可编程逻辑构造中。在某些实施例中，处理器可以被集成到该构造中而使得处理器被平铺（tiled）在行或列中。注意，术语“被平铺”指的是布置处理器使得它们交错或者散布在可编程逻辑元件之中。例如，处理器可以与可编程逻辑元件一起被连续地布置在二维平面中，使得在连续的处理器之间没有其他的可编程逻辑元件。处理器的这种平铺可以允许用于在设备的处理器、可编程逻辑元件、以及I/O接口之间进行通信的互连网络的有效率构造和供应。

在某些实施例中，混合可编程逻辑设备可以包括数据总线，以将处理器、I/O接口、以及存储器之间的数据移动到芯片上或者移动到芯片外。在某些实施例中，这个数据总线可以是“硬化的”，意思是它包括专用电路组件，而不是能够该设备上被保留用于其他用途的电路组件。这个硬化的数据总线允许了向该设备内部和外部两者的高性能数据传送。在某些实施例中，这个数据总线可以包括水平和垂直连接器。水平和垂直连接器的某些组可以被接线，以向可编程逻辑元件提供数据并且从可编程逻辑元件提供数据，而其他组可以被接线，以向处理器提供数据并且从处理器提供数据。在某些实施例中，两组中的水平和垂直连接器可以处于相同金属层或相同层中。这些相同金属层可以位于设备中的互连栈中的层的上方，该互连栈包含处理器和可编程逻辑元件。在某些实施例中，水平和垂直连接器可以被布局以使得它们的垂直间距（例如，在互连栈中的垂直位置）是可编程逻辑元件、处理器或者两者的一个或多个组的大小的倍数。将用于处理器和可编程逻辑元件两者的水平和垂直连接器放置在相同金属层中，并且确定它们的大小使得它们符合可编程逻辑元件和处理器的大小，允许了布局和布线工具（例如，软件）将处理器和逻辑元件作为同构路由构造来寻址。换句话说，可以采用与向可编程逻辑元件路由数据并且从可编程逻辑元件路由数据的连接器相同的方式，来寻址向处理器路由数据并且从处理器路由数据的连接器的部分。