[发明专利]使用时钟级联互补开关逻辑的集成时钟选通器(ICG)

说明书

本发明各方面包括具有定时互补电压开关逻辑（CICG）的集成时钟选通器（ICG）电路，其在维持低功耗特征的同时提供高性能。CICG电路提供小的使能设置时间和小的时钟至使能时钟延迟。在使能和禁用模式中均实现时钟功耗的显著减少，但是尤其是在禁用模式中。取决于所接收的时钟信号的电压电平和使能信号是否有效，互补锁存器协力工作来锁存在不同节点处的不同电压电平。反相器从一个节点采用电压电平，对它反相，并输出选通的时钟信号。取决于各种电压电平，选通的时钟信号可以是活跃的或静止的。时间从评估窗口“借来”并添加到设置时间，以提供用于接收使能信号的更大的容许量。

技术领域

本发明构思涉及时钟选通，并且更具体地涉及使用具有高性能和低功耗特征的互补开关逻辑的集成时钟选通器（ICG）电路。

背景技术

移动设备正变得普遍。这样的设备包括智能手机、平板、个人数字助理（PDA）、笔记本计算机等等。数字处理器用在这样的设备中来运行逻辑指令。数字处理器响应于一个或多个时钟信号而工作。随着时钟信号的每个脉冲，可以通过处理器运行或部分运行一个或多个逻辑指令。用这种方式，移动设备可以执行已对数百万人的个人生活变得必须和有用的功能。

典型地，处理器之内的时钟元件由于高频率的活动而趋向于消耗相对大量的功率。为了避免功率浪费，已经开发出限制高频率的时钟活动的技术。相当经常地，处理器之内的一个或多个状态机或时序元件在等待其他事件发生的时候是休眠的。供应给这些元件的高频率的时钟信号可以通过时钟选通而被“选通”，时钟选通将选通的时钟设置为静止状态。

时钟选通是可以使用专门设计的时钟选通单元来完成的功率减轻技术。当时钟选通单元被使能时，将时钟信号从它的输入时钟引脚传递到它的输出——使能的时钟引脚。当时钟选通单元是选通的时，输出时钟信号被保持在它的静止状态，静止状态对于正边沿触发态元件来说典型地是逻辑零值。

图1是被称为使能时钟预锁存低集成时钟选通器电路的传统的时钟选通电路的示例，有时候也被称为PREICG电路。PREICG电路包括“与”门125和锁存器120。“与”门125接收时钟信号CLK105和使能信号EN115。当CLK105处于逻辑电平0状态时，锁存器120锁存使能信号115。使能信号115被认为一旦CLK105转换为逻辑电平1状态就被锁存。锁存器120的输出是EN_LAT130。EN_LAT130的值在CLK105处于逻辑1状态中时不改变。当EN_LAT130信号有效（be asserted）时，时钟信号CLK105通过“与”门125被传递，使得GATED CLK110现在是活跃的时钟信号。另一方面， 当EN_LAT130无效（be not asserted）时，时钟信号CLK105不通过“与”门125被传递，而是代替地，选通的时钟信号GATED CLK是静止的。

PREICG时钟选通电路的一些缺点包括较多的（large）使能设置要求和高延迟（即，插入延迟），这可能影响时钟不可靠性并且还可能减小最大可能频率。另外，与时钟选通的复杂组合相结合，使能信号可能具有非常少的到达空隙（slack）。此外，由于高使能设置和插入时间，PREICG时钟选通电路将最大频率降级到约1GHz。

在图2中示出另一传统的方式。此类型的时钟选通电路被称为基于脉冲的集成时钟选通器（PICG）电路。PICG电路创建小于常规的时钟信号的内部脉冲。内部脉冲可以具有两倍于常规时钟信号的频率的频率。在处理器的特定电路内的关键路径中，对于一时间段，性能可以翻倍，然后在某点之后，性能返回正常模式。

如在图2中可以看出，PICG电路包括脉冲电路245、锁存器220、反相器250和诸如晶体管P1、N1和N2的其他控制元件。脉冲电路245包括延迟电路240、“与非”门225、和反相器230。内部脉冲的宽度由通过延迟电路240引入的延迟的量来定义。“与非”门225接收时钟信号CLK205和延迟的时钟信号，并且从这些信号产生脉冲化的时钟信号CLK235。脉冲化的时钟信号CLK235控制导通还是关断控制晶体管N2。使能信号215控制导通还是关断晶体管N1。常规的时钟信号CLK205控制导通还是关断晶体管P1。