[发明专利]半导体装置制造时的低热预算方案

说明书

技术领域

本揭露是关于半导体装置制造时的低热预算方案，并且更尤指用于改良先进半导体装置结构效能的最佳化低热预算方案。

背景技术

藉由不断努力驱动比例缩小个别电路组件的特征尺寸，持续以许多方式改良集成电路用的制程。目前，以及在可预见的未来，大多数集成电路是基于硅装置，原因在于硅基底的高可用性、以及过去数十年已开发建置良好的制程技术。开发堆积密度增加且效能增强的集成电路，其关键议题在于如MOS晶体管组件的晶体管组件的比例化，用以提供可需用于生产现代CPU类及内存装置的大量晶体管组件。

制造具有缩小尺寸的场效晶体管时的一项重要态样为闸极电极的长度，其控制隔开晶体管源极与汲极区的导电信道的形成。比例缩小化晶体管的另一态样是改良频率响应，其与1/L成比例，L为闸极长度。再者，减小信道长度与闸极氧化物厚度提升晶体管的电流驱动。

在晶体管组件中，源极与汲极区是由导电半导体区提供，相较于周围结晶主动区（例如基底或井区）中的掺质，导电半导体区包括导电性类型相反的掺质。一旦对布置于主动区上的闸极电极施加够高的电压信号，即在介于源极与汲极区之间的结晶主动区中诱发导电区。虽然已为了获得更小且更快的晶体管组件而缩减闸极长度，然而，事实证明，要在闸极长度缩减下维持适当的晶体管效能，仍额外牵涉多项议题。

为了在半导体基底的特定区域中实现特定的掺质浓度分布，许多前段(FEOL)制程涉及布植程序。然而，将高剂量掺质引进结晶基底区内，在晶体结构中产生严重损坏，并因此一般需要一或多个退火周期，用于修复晶体损坏，同时也活化掺质。例如，布植硼的电活化在500℃的温度下相对最大，掺质是在此时加入且损坏得以修复。温度提升导致缺陷处掺质累积增加，而一旦温度再提升，即出现掺质适当并入现象。

然而，除了掺质活化及晶体损坏修复外，掺质扩散也在退火程序期间出现。本文中，掺质扩散随着温度提升而提升，导致掺质分布在高温下「模糊（blurring）」。为了界定关键的晶体管特性，如扩展区与闸极电极之间的重叠，掺质扩散可有助益。在汲极与源极区的其它区域中，掺质扩散可不理想，诸如在较深横置部位中，扩散可降低PN接面区处的掺质浓度，藉以降低这些区域附近的导电性。

因此，一方面，高退火温度鉴于高度掺质活化、布植诱发型晶格损坏的再结晶、以及扩展区浅区处的所需扩散，而可理想，而另一方面，退火程序的持续时间应该短，为的是限制较深汲极与源极区中掺质扩散的程度，这可降低各别PN接面处的掺质梯度，并且也降低因平均掺质浓度降低导致的总体导电性。

再者，退火程序期间非常高的温度对闸极绝缘层有负作用，并且降低其可靠度。亦即，高退火温度可令闸极绝缘层退化，并且影响其介电特性，造成漏电流增加、崩溃电压降低等等。因此，至于高度先进的晶体管，理想掺质分布的位置、形状及维持，对于界定装置最终效能，尤其是重要的特性，因为汲极与源极接触部之间导通路径的总体串联电阻，可代表用于判断晶体管效能的主导部分。

传统的快速热退火(RTA)程序，按照习知，是藉由将整个载体材料加热至所需温度予以进行。或者另一种选择，也已应用照射式退火技术，其导致非平衡状况，其中高量功率是在极短时段内所供应，藉以提供所需的极高温度。在先进制造体制下，传统RTA程序常藉由先进照射式退火程序予以补充或取代，为的是要获得高度掺质活化及再结晶主动区。然而，半导体装置比例缩小激烈的高集积度电路中，基于控制良好的掺质扩散调整有效信道长度变得愈来愈困难，如以上所指出。

由于上述所属领域的状况不符合先进半导体装置的要求，有必要对FEOL提供最佳化处理流程，这允许在尖端半导体装置内实现界定良好的掺质分布。

希望提供形成半导体装置的方法，其提供显示改良型效能的半导体装置或中间半导体装置结构，尤其是在运用高k材料时，而无需在现有的处理流程内引进复杂的额外程序。

发明内容

下文介绍简化的发明内容，用以对本发明的若干态样有基本的了解。本摘要不是本发明的详尽概观。目的在于识别本发明的主要或关键组件，或叙述本发明的范畴。其唯一目的在于以简化形式介绍若干概念，作为下文所述更详细说明的引言。

在一些态样中，本揭露提供形成半导体装置的方法，其中非晶区是形成于制造期间的早期阶段，并且非晶区是保存于后续处理过程顺序期间。在其它态样中，具有非晶区的中间半导体装置结构是提供于制造期间的早期阶段。