[发明专利]一种形成侧墙氧化硅保护层的方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，尤其涉及一种形成侧墙氧化硅保护层的方法。

背景技术

在半导体集成电路制造工艺中，侧墙（Spacer）是制作半导体CMOS器件必需的一个结构，不仅能够保护栅极，搭配上浅掺杂（Lightly Doped Drain，简称LDD）工艺，还能够很好地降低短沟道效应。传统的沉积材料较多采用二氧化硅和氮化硅的复合层(其中氮化硅是外层),而到了65纳米工艺及其以下工艺时，对二氧化硅薄膜的沉积要求越来越高，不仅需要低温沉积制程（小于300～600℃），还需要其具有很好的均匀性。一般来说，普通炉管沉积的二氧化硅薄膜，其沉积均匀性虽然较好但其沉积温度较高（大于800～1100℃），不能满足器件的热预算的要求。因此，在65纳米或更小线宽要求的制程中，如何实现在低温条件下均匀沉积二氧化硅薄膜，使元件制程满足热预算的同时，又满足侧墙厚度均匀性的要求，实为目前迫切需要解决的课题。

发明内容

本发明所要解决的技术问题是提供一种形成侧墙氧化硅保护层的方法，解决现有技术中难以在低温条件下沉积均匀性符合要求的侧墙氧化硅薄膜的问题。

本发明解决上述技术问题的技术方案如下：一种形成侧墙氧化硅保护层的方法，包括以下步骤：

步骤一，提供一半导体结构；

步骤二，利用具有多个缝隙的平面天线将微波导入等离子腔室中，使氧气相对于氩气体积比为1%～5%进行供给，在等离子体腔室内产生氧气和氩气的等离子体，利用所述氧气和氩气的等离子体对所述半导体结构实施等离子体氧化，在所述半导体结构的表面形成侧墙氧化膜层。

在上述技术方案的基础上，本发明还可以做如下改进。

进一步的，所述半导体结构包括设置在硅衬底上的阱区，及部分嵌入所述阱区内的浅沟隔离槽，所述阱区上设置有多个多晶栅，所述侧墙氧化膜层覆盖暴露的阱区及浅沟隔离槽的上表面、所述多个多晶栅的上表面及其侧壁。

进一步的，所述等离子腔室内温度为200～400℃。

进一步的，所述等离子腔室压力为100mT～5Torr。

进一步的，所述等离子腔室的射频功率为200～4000W。

进一步的，所述多晶栅间隔为60～200纳米。

进一步的，所述侧墙氧化膜层的厚度为10～300埃米。

本发明的有益效果是：本发明的技术方案采用了SPA(Slot Plane Antenna)氧化技术，即通过多个缝隙的平面天线将微波导入等离子腔室中，在较低的温度条件下，产生氧气和氩气的等离子体沉积侧墙二氧化硅氧化层。采用本发明的技术方案，不仅沉积的所述侧墙二氧化硅氧化层均匀性好，而且沉积温度远远低于普通炉管需要的800～1100℃，尤其满足了65纳米工艺及其以下工艺时，对二氧化硅薄膜的低温沉积制程的要求，有效提高了产品的良率。

附图说明

图1为本发明形成侧墙氧化硅保护层的方法流程图；

图2为已沉积形成侧墙氧化硅保护层的半导体结构示意图；

图3为现有技术沉积的侧墙氧化硅保护层的效果图；

图4为本发明沉积的侧墙氧化硅保护层的效果图。

具体实施方式

以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

图1为本实施例形成侧墙氧化硅保护层的方法的流程示意图，图2为半导体的结构示意图，如图1图2所示，本实施例的方法包括以下步骤：

S101提供一半导体结构1；所述半导体结构1包括设置在硅衬底2上的P阱区3和N阱区4，及部分嵌入所述阱区内的浅沟隔离槽5，所述浅沟隔离槽5设置在所述P阱区3和N阱区4之间；所述阱区上设置有多个多晶栅6，所述多晶栅的间隔为60～200纳米。