[发明专利]非易失性存储器写入装置以及方法

说明书

一种非易失性存储器写入装置以及方法，该装置包括快闪式存储器、选取模块、升压模块以及写入模块。快闪式存储器包括选取阵列，选取阵列包括基体、位线以及字线。选取模块选取位线的写入位线以及字线的写入字线，其中写入位线的邻近位线为浮接。升压模块产生列高电压、行高电压以及负电压。当升压模块于升压过程中，写入模块将负电压施加至位线，当升压模块完成产生列高电压以及行高电压时，写入模块将行高电压施加于写入字线，选取模块将列高电压施加于写入位线。本发明提出的一种非易失性存储器写入装置以及方法，可有效降低因邻近写入位线的本地位线因耦合效应所造成的写入干扰。

技术领域

本发明有关于一种非易失性存储器写入装置以及方法，特别是有关于具有分离位线的存储器阵列的一种减轻写入干扰的快闪式存储器写入装置以及方法。

背景技术

快闪式存储器为非易失性存储器中一种特殊的型式，其逻辑数据存储于存储器单元中。通常快闪式存储器将存储器单元以行列放置，其中每一列代表数据的位线(Bitline)。快闪式存储器利用施加电压至存储器单元以设定临限电压，而临限电压的位准代表存储器单元中所存储的数据。快闪存储器的操作通常分为抹除(Erase)以及写入(Program)。抹除是以区块(Sector or block)为单位，对存储器单元的基体施加高电压且对栅极施加负压，以减少浮动栅极存储的电子并降低存储器单元的临界电压，一般以数据“1”代表之；写入则针对位元组或字元组进行，对所选定的存储器单元经由字线（Wordline）施加栅极写入电压且对选定的位线施加源极电压以将电子送入浮动栅极，而提高存储器单元的临界电压。

在对快闪存储器进行写入操作时，未被选取的存储器单元会受到选取的存储器单元的写入干扰。对于写入干扰的情况，一般可分为未被选取的存储器单元的栅极因写入字线的高压而造成轻微写入，或是未被选取的存储器单元因位线上的源极电压而成轻微写入等状况。特别对于具有分离位线架构的快闪存储器而言，由于未被选取的存储器单元的源极会受到耦合效应而产生感应电荷累积，所受的写入干扰尤甚。

发明内容

有鉴于此，本发明提出一种非易失性存储器写入装置以及方法，可有效降低非易失性存储器的写入干扰。

本发明的非易失性存储器写入装置，包括：一快闪式存储器，包括一选取阵列，上述选取阵列包括一基体、多个位线以及多个字线；一升压模块，产生一列高电压、一行电压以及一负电压；一选取模块，耦接至上述字线及上述升压模块，上述选取模块自上述升压模块接收上述行高电压及上述负电压，且上述选取模块根据一地址信号选取上述位线的其中之一为写入位线以及选取上述字线的其中之一为写入字线，其中上述写入位线的邻近位线为浮接；一写入模块，耦接至上述位线及上述升压模块，上述写入模块自上述升压模块接收上述列高电压及上述负电压；其中，当上述升压模块于升压过程中，上述写入模块将上述负电压施加至上述位线，当上述升压模块完成产生上述列高电压以及上述行高电压时，上述选取模块将上述行高电压施加于上述写入字线，上述写入模块将上述列高电压施加于上述写入位线，用以将数据写入上述写入字线以及上述写入位线所对应的存储器单元。

根据本发明的一实施例，其中在上述选取模块切换至下一字线地址之前，同样对上述位线施加上述负电压。

根据本发明的一实施例，其中当上述负电压至上述基体的一跨压大于上述基体的接面电压时，则上述写入模块将上述基体浮接。

根据本发明的一实施例，其中上述写入模块施加上述列高电压于上述写入位线之前，上述写入模块施加上述负电压于上述位线。