[发明专利]一种图案化接地屏蔽结构

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及一种在电感线圈的底部没有金属环且包括6层金属环堆叠的图案化接地屏蔽结构。

背景技术

半导体集成电路(IC)工业经历了快速发展。IC材料和设计的技术进步已经产生了多个IC时代，其中，每一代都比前一代具有更小和更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性。其中，随着射频集成电路的快速发展，高性能、低功耗、集成度的要求越来越高。而单元电路中螺旋(Spiral)的低Q性能和差分电感(Differential inductor)将限制射频集成电路的设计。在射频集成电路中电感占据较大的芯片面积并且毫米波集成电路设计从CMOS(互补金属氧化物半导体)技术中得到扩展。

由于受限的Q性能对于相噪音(phase noise)和电路性能(circuit yield performance)起着至关重要的作用，并且不能缩小有效的电感面积。

随着CMOS技术中半导体器件尺寸的日益缩小，半导体器件制作前道工序中多晶硅/有源区密度的热分布和半导体器件制作后道工序中金属的密度会影响工艺的均匀性和稳定性。在特定区域中，多晶硅/有源区/金属的最小密度应该满足设计规则(DR，design rule)。电感底部填充的虚拟金属将降低Q值。评价电感性能的一个重要指标是品质因数Q，电感的Q值越大，表示该电感的质量越好。

为了实现更好的电路性能，设计者通常使用2K欧姆的衬底或者较厚顶部金属以达到目标Q值，但是这样将增加成本。设计者将增大线圈的宽度以得到有效的Q值，但是这将导致大芯片面积的要求。设计者还提出了使用图案化接地屏蔽(PGS，Patterned-Ground-Shielded)器件，PGS将用于电感的底部以提供给衬底耦合噪音的隔离，同时确保有源区/多晶硅密度，但是这将降低Q值。

为了解决现有技术中的问题，本发明提出了一种新的PGS结构以提高Q值和改善后端制程工艺的均匀性。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种图案化接地屏蔽结构，应用于电感，其特征在于，所述图案化接地屏蔽结构包括内部金属堆叠结构，所述内部金属堆叠结构位于电感线圈下方；

所述内部金属堆叠结构包括多层金属层以及位于所述金属层之间的通孔，其中每层金属层均包括彼此隔离对称设置的第一部分和第二部分，所述第一部分和第二部分均多个嵌套的半环状结构以及将所述多个半环状结构连接起来的线状连接结构；

其中，所述电感线圈在垂直方向上的投影与所述半环状结构不重叠。

优选地，部分半环状结构位于所述电感线圈在垂直方向上的投影的内部，部分位于所述电感线圈在垂直方向上的投影的外部。

优选地，所述通孔位于所述半环状结构与所述线状连接结构的交汇处。

优选地，所述金属层为六层。

优选地，所述半环状结构为六个。

综上所述，本发明的提出的一种PGS结构，该PGS结构包括内部金属堆叠结构，并且该金属堆叠结构位于线圈的底部。根据本发明提出的PGS结构能够在较高频率范围内提高Q值大小，内部金属层的金属密度由0％增加到6.3％，提高了后端制程工艺的均匀性。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1C为根据本发明一个实施方式制作PGS结构的俯视示意图；

图2为根据本发明一个实施方式制作PGS结构的侧视剖面示意图；

图3A-3B为根据现有技术制作的PGS结构和根据本发明的方法制作的PGS结构的频率和Q值的关系示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。