[发明专利]用于单端eDRAM感测放大器的方法和半导体器件

说明书

技术领域

本公开涉及用于半导体器件的感测电路。更具体而言，本公开涉及包括电压补偿设备的半导体器件，以使‘高’和‘低’eDRAM位线信号带以单端感测放大器的转换点为中心。

背景技术

在常规的动态随机存取存储器（DRAM）中，来自存储单元的感测信号通过与预充电位线电荷共享存储在存储单元中的电荷来生成，然后预充电位线上显现的（developed）感测信号被与参考位线相比较。

DRAM阵列生成必须被解释为‘高’或‘低’以在‘1’或‘0’的数字状态之间区分的位线电压。传统差分感测方案使用参考电压电平，该参考电压电平可以居中于‘0’数据电压电平和预期的‘1’数据电压电平之间的预期带。差分感测系统具有接收参考电压电平的一个输入和接收数据电压信号的另一个输入，并且做出模拟比较以区分‘高’和‘低’逻辑状态。使参考电平居中在数据电平之间的能力允许优化成品率、可靠性并允许信号裕度（margin）测试。

为了达到最大密度，大量的存储单元典型地连接到单条位线，以便减少局部放大器的面积开销。然而，向位线添加单元还增大了位线电容，并因此降低了传输比（Ccell/（Cbl+CCell）），这反过来降低了显现的感测信号。典型的是，每条位线的位（存储单元）的数量被选择以最小化感测放大器的数量（开销），同时保持足够的感测信号以可靠地检测存储单元的存储状态。

来自存储单元的感测信号ΔVbl的幅度是单元电容、位线电容、单元电压和位线预充电电压的函数，如下面的公式所阐述：

ΔVbl=（V_cell-V_BLEQ）*（C_cell/（C_bl+C_cell））

其中V_cell=存储单元中存储的电压；

V_BLEQ=位线预充电电压；

C_cell=单元电容；以及

C_bl=位线电容。

较新的嵌入式DRAM（eDRAM）阵列使用单端感测方案，其中位线直接耦合到具有转换点电压的感测反相器。eDRAM阵列位线被缩短以增大位线信号电平，而数据电平被感测为高于或低于反相器转换点电压。感测反相器转换点电压是NFET和PFET的Vt、跨导、温度和电源电压（PVT）的函数，并且很大程度上独立于位线信号电平的变化而移动。

单端感测方案无法像使用例如交叉耦合的2输入感测放大器的传统的差分感测方案那样调节它们的电压转换点。使用单端感测方案失去了将转换点居中在‘0’和‘1’数据电压电平的中间点上的能力。

居中功能的损失使得其难以为高成品率、最大保持和可靠性而设计和测试eDRAM阵列。不能够执行真实的信号裕度测试。通过Vdd调节或通过工作温度限制对信号居中的这种损失进行补偿的努力限制了客户使用并使得设计无竞争力。更严格的生产控制可提高eDRAM成品率，但增大了制造成本。

发明内容

根据本文的方法，第一位线被预充电到第一电压电平。多个动态随机存取存储器（DRAM）单元通过第一位线可操作地连接到多路复用器器件的输入侧。第二位线被预充电到第二电压电平。感测器件通过第二位线可操作地连接到多路复用器器件的输出侧。感测器件具有转换电压并包括：以反相器结构布置的一对晶体管和可操作地连接到该一对晶体管读取使能晶体管。读取使能晶体管连接到第三电压电平。第二电压电平使得第一类型的信号电压的接收在第一方向上调节第二位线的电压，而第二类型的信号电压的接收在与第一方向相反的第二方向上调节第二位线的电压。第二电压使信号电压以转换电压为中心。第一电压电平、第二电压电平和第三电压电平是不同的电压。使用多路复用器，将来自多个DRAM单元中的选定一个的信号电压通过第一位线传递到第二位线。

根据本文的方法，使用预定电势的第一电源向全局位线供电。全局位线可操作地连接到感测器件。感测器件具有转换电压。使用感测器件感测来自可操作地连接到全局位线的动态随机存取存储器（DRAM）单元的信号电压。通过控制第一电源的输出电压，使得第一类型的信号电压的接收在第一方向上调节全局位线的电势，而第二类型的信号电压的接收在与第一方向相反的第二方向上调节全局位线的电势，来控制全局位线的电势。使信号电压在转换电压上。