[发明专利]一种集成电路用RC触发式ESD保护电路

说明书

技术领域

本发明属于电子技术领域，涉及半导体集成电路芯片的静电释放（ElectroStatic Discharge，简称为ESD）保护电路技术，尤指一种用于集成电路的RC触发式ESD保护电路。

背景技术

在集成电路生产、封装、测试、存放、搬运过程中，静电放电作为一种不可避免的自然现象而普遍存在。随着集成电路工艺特征尺寸的减小和各种先进工艺的发展，集成电路被ESD现象损毁的情况越来越普遍，有关研究调查表明，集成电路失效产品的30%都是由于遭受静电放电现象所引起的。因此，使用高性能的ESD防护器件对集成电路电路加以保护显得十分重要。

随着集成电路工艺特征尺寸的减小和各种先进工艺的发展，特别是深亚微米的工艺中，依靠钳位器件的反偏PN节击穿的传统ESD保护结构已经很难满足ESD的设计要求，而通过RC触发电路来开启ESD钳位器件的方法则能有效的保护集成电路。

图1是传统用于集成电路的RC触发式ESD保护电路，包括：RC触发电路103和ESD钳位器件104。触发电路103包括电阻105、电容106、PMOS管107和NMOS管108。电阻105和电容106串联后的电阻端接VDD电源线101，其电容端接VSS电源线102；电阻105和电容106的连接点109接PMOS管107栅极和NMOS管108的栅极，PMOS管107的源极接VDD电源线101，NMOS管108的源极接VSS电源线102，PMOS管107的漏极和NMOS管108的漏极互连并接ESD钳位器件104的控制端，钳位器件104的高压端接VDD电源线101，钳位器件104的低压端接VSS电源线102。

该RC触发式ESD保护电路的工作原理为：RC触发电路103内由电阻105和电容106构成的RC串联电路的时间常数设计在0.1～1us，在不上电的情况下，ESD脉冲没有加在电源线101和102之间时，电位点109的电位为0，当VDD电源线101端出现一正ESD脉冲时，由于ESD电压具有很快的上升速度（其上升时间约在5～15ns），电位点109的电压因RC延迟效应无法跟得上101端的ESD电压上升速度，因此电位点109的低电位导致PMOS管107和NMOS管108构成的反相器的输出端110的电位藉由101上的ESD电压而上升到高电位。而电位点110的高电位会触发ESD钳位器件104，从而旁通掉ESD电流。而在正常的工作条件下，VDD电源线101外加一固定的工作电压，在开机时，VDD电源线101的电压是从0V逐渐上升到5V的，但是由于VDD电源线101的电压上升时间约1ms左右，而RC触发电路的时间常数设计为0.1～1us，因此电位点109的电压跟得上101端工作电压上升速度，则反相器不会开启，电位点110保持低电位，从而不会开启ESD钳位器件，不会影响内部电路的正常工作。

该触发电路虽然能很好的开启ESD钳位器件，以泄放ESD电流，但是带来的副作用也是很明显的，由于RC触发电路的RC时间常数（即RC触发时间）需要设计在0.1～1μs范围内，常用的典型值是200ns，因此就需要很大电阻和电容（比如2pF的电容和100K欧的电阻），这往往就需要很大的版图面积，增加设计成本。

发明内容

本发明针对常规用于集成电路的RC触发式ESD保护电路中RC触发电路的RC时间常数偏大，需要较大的电阻和电容，从而导致RC触发式ESD保护电路占用芯片面积过大的技术问题，提供一种集成电路用RC触发式ESD保护电路。该RC触发式ESD保护电路具有更小的触发电容，从而使得RC触发式ESD保护电路占用芯片面积大大降低，最终达到降低集成电路成本的目的。

本发明解决上述技术问题所采用的技术方案是：