[发明专利]一种基于半浮栅的双管增益存储器器件结构

说明书

技术领域

本发明涉及一种半导体器件结构，尤其涉及一种基于半浮栅的双管增益存储器器件结构。

背景技术

随着特征尺寸越来越小，对片上高速缓存cache（SRAM）的性能、密度、功耗的需求越来越高，传统六管单元的SRAM已不能满足高性能、高密度、低功耗的要求。近些年来，一种基于增益单元的嵌入式DRAM（eDRAM）逐渐引起广泛关注，并且这种结构已经在一些服务器和移动设备中取代了传统的SRAM以达到更高的性能。

嵌入式存储器在整个专用集成电路（ASIC）和片上系统（SoC）中都占据主导地位，这种趋势还在持续。在现代微处理器中，功耗损耗已经成为嵌入式存储器的主要性能限制，而适度的增加功耗下，大容量的高速缓存却能明显提高微架构性能和多核系统的利用。在一些处理器中高速缓存存储器的面积已经接近于整个芯片面积的一半，并且存储器占据了整个低功耗系统的绝大部分功耗。传统的嵌入式存储器为6管SRAM（如图1），它具备高速的读写性能和强劲的静态数据保持能力。但是随着存储容量不断上升导致亟需一种较小的存储单元结构来替代SRAM。采用电流读/写存取是一种获取更高存储器带宽的有效方法，但是四端SRAM需要更多的晶体管来实现这样的存储单元，导致更多的面积损耗。并且，SRAM存储单元中截止晶体管的漏功耗已经成为超大规模集成电路中的主要功耗，特别是在待机状态下。为了解决功耗问题，最有效的办法就是降低系统的工作电压（VDD）。然而读写边界减小以及增加的工艺变化限制了SRAM阵列的最小工作电压。因此理想的SRAM替代者必须保持标准逻辑制造工艺兼容性，并具备高密度、低功耗、低操作电压。

在纳米级CMOS工艺中嵌入式DRAM（eDRAM）已经成为主流SRAM的替代者。传统的1个晶体管1个电容（1T1C）eDRAM由于电容漏电导致可缩放性受到限制。一种逻辑兼容的增益单元（gain cell，GC）eDRAM能够有效解决上述问题。增益单元的概念可追溯到上世纪七十年代，但是由于SRAM和DRAM芯片独立的专用工艺技术的发展导致增益单元没有引起注意。直至最近十年来GC存储器作为SRAM的有效替代者而重新被提起，尤其是在高密度、低功耗和高可靠性方面GC存储器有着很大潜能。目前工业界和学术届已经有很多创新的GC设计和阵列结构，旨在在高端处理器中取代高速cache。增益单元一般是由2-3个标准逻辑晶体管或者二极管组成的动态存储位单元（bitcell），相比传统的1T1C单元，增益单元中多出的部件是为了能够增加内部的存储电容，同时能够放大所存储的电荷，因此称之为“增益”单元。

另外，传统的2Mb2T增益单元结构，如图2所示，W晶体管14的一源/漏极电路连接R晶体管15的栅极，带宽128GB/s，2ns周期时间，可工作在2GHz频率下，制造工艺为65nm逻辑工艺。快速的读存取和周期可应用在查找表结构中，并有希望取代SRAM。双管完全流水线增益单元具备非破坏性读操作，支持局部写功能，支持8周期连续存取同一个存储块。该存储块采用高性能的65nm工艺制造，1.2nm氮化栅氧化层，35nm栅长，NiSi硅化物，8层铜金属互连，工作频率可达2GHz。具体参数如表1所示。

中国专利（CN102360564A）公开了一种双晶体管储存器,包括I-MOS管与MOSFET管,所述I-MOS管的栅极连接有字线,所述I-MOS管的漏极连接有第一位线,所述MOSFET管的栅极连接所述I-MOS管的源极,所述MOSFET管的漏极连接有第二位线,所述MOSFET管的源极接地。本发明中由I-MOS管与MOSFET管组成的双晶体管储存器不但具有非常快的开关速度,而且能有效避免“0”状态时GIDL电流的影响,从而提高“0”态保持时间。

中国专利（CN101889340A）公开了一种存储器，包括第一晶体管结构和第二晶体管结构，所述第一晶体管结构包括第一体、第一栅极、第一源极和第一漏极；所述第二晶体管结构，包括第二体、第二栅极、第二源极以及第二漏极，其中，所述第一栅极被耦合到字线，所述第一体被耦合到所述第二栅极，所述第一漏极被耦合到第一位线，并且所述第二漏极被耦合到第二位线。更好的信号容限、较长的数据保持以及较高存储密度之外还降低了功率损耗。

上述两篇对比文件虽然都包含双晶体管结构，但并不能节省单元面积和金属互连，减小漏电流，减少RC延迟，使读取速度变快，总体性明显提高。

发明内容

鉴于上述问题，本发明提供一种基于半浮栅的双管增益存储器器件结构，该存储器器件结构包括：