[发明专利]一种半导体器件的制作方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件的制作方法。

背景技术

随着半导体技术的发展，集成电路向着高集成度的方向发展。高集成度的要求使半导体器件的线宽越来越小，线宽的减小对集成电路的形成工艺提出了更高的要求。

半导体器件通常由多层金属层、多层介质层形成，随着线宽的减小，现在介质层多采用介电常数小于3的低介电常数的介质材料。现有技术在形成低k介质层之后，还会在低k介质层上形成硬掩膜层，防止低k介质层与化学溶液发生反应。

具体地，参考图1A-1D示出了现有技术半导体器件制造方法形成的半导体器件一实施例的示意图。

如图1A所示，首先提供已经制成的半导体器件100，如MOS晶体管，在半导体器件100表面依次沉积刻蚀阻挡层101、层间介电层102和TEOS硬掩膜层103。之后，如图1B所示，利用图形化的光刻胶对TEOS硬掩膜层103和部分层间介电层102进行刻蚀，形成沟槽104。随后，如图1C所示,在沟槽104中继续刻蚀部分层间介电层102以及下部的刻蚀阻挡层101直到露出半导体器件100表面，以形成通孔105。之后，通过稀释的氢氟酸对半导体结构进行清洗。而在清洗步骤中，低k层间介电层102和TEOS硬掩膜层103交界面的端部会产生侧向侵蚀现象106，称为底切现象（undercut）。

在TEOS硬掩膜层沉积时，氧等离子体轰击低k层间介电层102的表面，造成表面碳原子的流失形成了二氧化硅，而在清洗过程中，由于清洗溶液对二氧化硅的腐蚀速率远大于其对TEOS层的腐蚀速率，因此低k介电层与TEOS交界面端部的二氧化硅被很快地腐蚀，从而在低k介电层表面和TEOS层之间形成缺口，进而造成了底切现象。

由于底切现象的存在，会导致硬掩膜层的脱落，以及影响接下来制程中铜阻挡层和铜种子层的覆盖效果，进而影响半导体器件的性能，降低半导体器件的良率。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制作方法，包括下列步骤：提供半导体衬底，在所述半导体衬底上形成低k介电层；采用含碳化合物对所述低k介电层表面进行处理，以形成富碳层；在所述富碳层上沉积氧化物硬掩膜层；在所述低k介电层中形成铜互连结构。

优选地，沉积所述氧化物硬掩膜层的源气体为二氧化碳、所述含碳化合物和硅烷。

优选地，所述含碳化合物选自烷烃、烯烃、炔烃或其组合。

优选地，在沉积所述氧化物硬掩膜层的过程中，所述含碳化合物的流量从预定值逐渐线性减小至零。

优选地，所述氧化物硬掩膜层的碳含量从下层部分的最大值逐渐减小至上层部分的零。

优选地，还包括在形成所述铜互连结构之后进行清洗的步骤。

优选地，所述进行清洗的步骤包括：通过稀释的氢氟酸对所述氧化物硬掩膜层进行清洗，以在所述铜互连结构的沟槽的顶部形成具有上宽下窄的锥形轮廓的开口。

优选地，所述低k层间介电层和所述半导体衬底之间形成有刻蚀停止层。

优选地，还包括在所述氧化物硬掩膜层上沉积形成金属硬掩膜层。

综上所示，根据本发明的制造工艺增加富碳层以及具有梯度含碳量的氧化物硬掩膜层，可以有效避免低k介电层和硬掩膜层之间底切现象的出现，进而改善铜金属在沟槽内的填充，提高器件的性能和良品率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-1C示出了根据现有技术形成铜互连结构的沟槽和通孔的步骤所分别获得的器件的示意性剖面图；

图1D示出了低k介电层和硬掩膜层交界面的端部底切现象的示意性剖面图；

图2A-图2H为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。