[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

在半导体技术领域中，应力工程是器件性能提升的最重要的因素之一。随着半导体技术的工艺节点发展到90nm以下，应力对器件性能的影响变得不容忽视。而对于高密度集成电路而言，对CMOS器件的性能提升的要求越来越迫切。

在不同的方向，应力对NMOS和PMOS器件的性能的影响是不同的。图1示意了通过应力改善PMOS和NMOS的性能时所需的应力的方向，其中，图1A示意了提升NMOS的性能所需的应力，图1B示意了提升PMOS的性能所需的应力。可见，在X方向（沟道长度方向），张应力可以提升NMOS的性能，压应力可以提升PMOS的性能；而在Y方向（沟道宽度方向），张应力既可以提升NMOS的性能，也可以提升PMOS的性能。

在现有技术中，如图2所示，扩散地形工程（diffusion topography engineering；DTE）技术用来通过使浅沟槽隔离（STI）向沟道施加压应力来提升MOS器件的性能。其中，图2A为器件沿Y方向的TEM图，图2B为DTE技术的应力模拟图。然而，在这一技术方案中，由于DTE过程在沟道长度方向产生的张应力，使得PMOS在沟道长度方向的压应力被释放，因而会导致PMOS的性能存在一定的下降。

在现有技术中，对SRAM的单元稳定性和单元面积的要求越来越高。通常地，SRAM单元包括上拉晶体管（PU）、下拉晶体管（PD）和传输门晶体管（PG），其中，上拉晶体管为PMOS，下拉晶体管和传输门晶体管为NMOS。SRAM能够以高的读取和写入速度存储信息，图3示出了现有技术中的一种SRAM单元的典型结构。对于 SRAM而言，读取静态噪声裕量（read static noise margin；RSNM）越来越难以满足实际应用的要求。而提高SRAM的β比率（βratio），可以提高读取静态噪声裕量（RSNM）。因此，如何提高SRAM的β比率（βratio）进而提高读取静态噪声裕量，已成为现有技术中亟待解决的一个技术问题。

因此，为解决上述技术问题，本发明提出一种新的半导体器件（SRAM或包括SRAM的半导体器件）的制造方法。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，可以提高SRAM的β比率。

本发明实施例提供一种半导体器件的制造方法，所述方法包括：

步骤S101：提供半导体衬底，在所述半导体衬底上定义有源区；

步骤S102：在所述半导体衬底上形成扩散阻挡层；

步骤S103：对所述扩散阻挡层进行刻蚀，保留所述扩散阻挡层位于传输门晶体管的沟道宽度方向的部分，去除所述扩散阻挡层位于其他区域的部分；

步骤S104：进行扩散地形工程处理，以提高上拉晶体管与下拉晶体管的性能并保持甚至降低传输门晶体管的性能。

可选地，在所述步骤S103中，还保留所述扩散阻挡层位于上拉晶体管的沟道长度方向的部分。

可选地，在所述步骤S102中，所述扩散阻挡层为压应力薄膜；并且，在所述步骤S104中，在进行扩散地形工程处理的同时，所述扩散阻挡层被保留的部分的压应力被转移到传输门晶体管的沟道宽度方向。

可选地，在所述步骤S102中，所述扩散阻挡层为压应力薄膜；并且，在所述步骤S104中，在进行扩散地形工程处理的同时，所述扩散阻挡层被保留的部分的压应力被转移到传输门晶体管的沟道宽度方向以及上拉晶体管的沟道长度方向。

可选地，在所述步骤S102中，所述压应力薄膜的材料为压应力氮化硅。

可选地，在所述步骤S104中，所述扩散地形工程处理在含氢气的退火条件下进行。

可选地，在所述步骤S104中，所述扩散地形工程处理的持续时间为5-120秒。

可选地，在所述步骤S104之后还包括步骤S105：

去除所述扩散阻挡层被保留的部分。

可选地，在所述步骤S105中，去除所述扩散阻挡层被保留的部分所采用的方法为湿法剥离。

可选地，在所述步骤S105之后还包括步骤S106：在所述有源区形成上拉晶体管、下拉晶体管和传输门晶体管。

本发明的半导体器件的制造方法，通过在设置扩散阻挡层之后进行扩散地形工程（DTE）处理，可以提高上拉晶体管和下拉晶体管的性能、保持甚至降低传输门晶体管的性能，从而提高SRAM的β比率，因此可以提高半导体器件的性能。

附图说明