[发明专利]一种随机存储器位单元、随机存储器和电子芯片

说明书

技术领域

本发明涉及存储领域，尤其涉及一种随机存储器位单元、随机存储器和电子芯片。

背景技术

随着电子芯片工艺制造业的提升，晶体管尺寸进入准纳米时代，电子芯片中晶体管的集成度越来越高，从而出现了超大规模集成电路构成的高性能芯片，该高性能芯片的需求造就了片上系统(System on Chip，SoC)的时代。

如图1所示，是现有技术中常用的一种八管静态随机存储器（Static Random Access Memory，SRAM）的位单元（Bit Cell）结构，此类静态随机存储器位单元结构一共有三个状态，分别为：保持状态，读取状态和写入状态。其中，写入线控制导通晶体管的导通，也即是开关作用。比特线控制导通晶体管的数据状态，如0还是1，具体的：

在保持状态时，M₁，M₂，M₃，M₄构成首尾反向连接的两个反相器，由这两个反相器构成的存储单元由VDD供电，写入线处于0状态，即未选择状态，同样对于导通晶体管也是未选择状态（未导通状态），读取比特线和读取线也都处于低电平状态，即未选择状态。

在读取状态时，读取线先施加高电平，也即是选择状态，M₈等同于导通。同时，读取比特线暂时施加短暂的高电压，也即是短暂1状态。存储单元的两个反相器的M₂与M₄负责将其保持的状态来控制M₇的导通与否，从而可以由M₈晶体管来表达其状态值。

在写入状态时，写入线处于高电平状态，即状态1，同时，两根比特线处于互补状态，其中一根高电平，状态1，另一根为低电平，状态0。例如，写入存储单元1时，比特线为高电平，而互补比特线则为低电平；写入存储单元0时，比特线为低电平，而互补比特线则为高电平。

由于上述八管静态随机存储器具有较高可靠性和较低的功耗，所以上述八管静态随机存储器被广泛应用在高性能芯片中，但是随着芯片体积不断减小，集成度越来越高，性能不断提升的同时，其功耗也越来越成为设计中需要特别考虑的问题。特别是随着存储器在SoC芯片上比重的显著上升，对于存储器的高可靠性和低功耗的要求也日益明显，因此对于存储器的可靠性和功耗的优化是亟待解决的问题。

发明内容

本发明的实施例提供一种随机存储器位单元、随机存储器和电子芯片，能够提高存储器的可靠性，并降低存储器功耗。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，提供一种随机存储器位单元，所述随机存储器位单元包括：

至少一个电源、第一写入线、第二写入线、写入比特线、读取线、读取比特线、读取模块、非对称存储模块和导通模块；

其中，所述读取模块的数据端与所述读取比特线电连接，所述读取模块的控制端与所述读取线电连接，所述读取模块的读取端与所述非对称存储模块的输出端电连接；

所述导通模块的数据端与所述写入比特线电连接，所述导通模块的第一控制端与所述第一写入线电连接，所述导通模块的第二控制端与所述第二写入线电连接，所述导通模块的写入端与所述非对称存储模块的输入端电连接；

所述至少一个电源与所述读取模块的供电接口电连接。

结合第一方面，在第一种可能的实现方式中，所述非对称存储模块包括：第一反相器和第二反相器;所述第一反相器的输出端与所述第二反相器的输入端电连接，所述第二反相器的输出端与所述第一反相器的输入端电连接；

其中，所述第二反相器的面积大于所述第一反相器的面积。

结合第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述第一反相器包括第一晶体管和第二晶体管，所述第二反相器包括第一晶体管和第二晶体管；

所述第一晶体管的源极接地，所述第一晶体管的栅极与所述第二晶体管的栅极电连接，所述第一晶体管漏极与所述第二晶体管的漏极电连接，所述第二晶体管的源极与所述供电接口电连接；

所述第三晶体管的源极接地，所述第三晶体管的栅极与所述第四晶体管的栅极电连接，所述第三晶体管漏极与所述第四晶体管的漏极电连接，所述第四晶体管的源极与所述供电接口电连接；