[发明专利]集成电路测试方法及测试装置

权利要求书

1.一种集成电路的测试方法，所述集成电路包括N个待测焊盘，其特征在于，所述测试方法包括如下步骤：

对N个待测焊盘之间的个电阻进行分组；

测量第一组电阻的并联电阻值，如果所述第一组电阻的并联电阻值大于或等于预定电阻值，则测量下一组电阻的并联电阻值，如果每一组电阻的并联电阻值均大于或等于所述预定电阻值，则测试结束，判断所述待测集成电路的信号线之间不存在短路现象；

如果测量某一组电阻的并联电阻值小于所述预定电阻值，则对该组电阻中的每一个电阻的电阻值进行测量，以找出电阻值异常的电阻，从而判断所述待测集成电路的短路位置；

其中N为大于3的整数。

2.根据权利要求1所述的方法，其中根据待测集成电路的良品率来将个电阻分组成至少一组。

3.根据权利要求2所述的方法，其中当待测集成电路的良品率高时，分组的组数少，每一组的电阻数多；当待测集成电路的良品率低时，分组的组数多，每一组的电阻数少。

4.根据权利要求1所述的方法，其中所述待测集成电路为显示面板的集成电路。

5.一种集成电路测试装置，所述集成电路测试装置包括：

承载待测集成电路的基台；

设置在所述基台上方的测试头，所述测试头包括N个探针，通过移动所述测试头来使所述N个探针分别与所述待测集成电路的N个待测焊盘接触，以及

测试电路，用于判断所述待测集成电路是否存在短路，所述测试电路包括多个开关和电阻计，其中所述N个探针中的每一个通过一个开关与所述电阻计连接，并且第一个探针与第二个至第N个探针间各连接一个开关，第二个探针与第三至第N个探针间各连接一个开关，以此类推，直到第N-2与第N个探针间连接一个开关，其中N为大于3的整数。

6.根据权利要求5所述的集成电路测试装置，所述测试电路用于通过控制所述多个开关的通断来对所述N个待测焊盘之间的个电阻进行分组，并测量第一组电阻的并联电阻值，如果所述第一组电阻的并联电阻值大于或等于预定电阻值，则测量下一组电阻的并联电阻值，如果每一组电阻的并联电阻值均大于或等于所述预定电阻值，则测试结束，判断所述待测集成电路的信号线之间不存在短路现象。

7.根据权利要求6所述的集成电路测试装置，其中所述测试电路在测量到某一组电阻的并联电阻值小于所述预定电阻值，则通过控制所述多个开关的通断来对该组电阻中的每一个电阻的电阻值进行测量，以找出电阻值异常的电阻，从而判断所述待测集成电路的短路位置。

8.根据权利要求5所述的集成电路测试装置，其中所述测试电路中的所述多个开关为MOS晶体管。

9.根据权利要求5所述的集成电路测试装置，还包括存储器，用于存储所述测试电路所测量的电阻值。