[发明专利]集成电路测试方法及测试装置

说明书

技术领域

本发明涉及集成电路技术领域，具体涉及一种集成电路测试方法及测试装置。

背景技术

目前诸如显示面板等集成电路内部静电放电(ESD)而导致的信号线短路已经成为一个普遍的不良。实验发现，当显示面板第一次受到ESD冲击时，实测待测焊盘间电阻会减小，但一般情况下还能正常显示，当显示面板多次受到ESD冲击时，电阻会持续减小，直到电阻小到可以影响到两个信号的正常传输，这样在点灯情况下才能发现不良，尤其是在市场端高发。在不良分析中，为了找到发生ESD的信号线，需要采用万用表对待测焊盘两两间的电阻进行测量，劳力费时。例如，对于4个待测焊盘而言，需要测量次，对于N个待测焊盘，需要测量次。

因此，需要一种可以自动检测待测焊盘电阻的装置，一方面方便不良分析，一方面可以在生产流程必要环节中加入电阻检测，对有ESD风险的样品进行拦截。

发明内容

本发明所要解决的技术问题是集成电路短路测试中测量次数多的问题。

为此目的，本发明提出了一种集成电路的测试方法，所述集成电路包括N个待测焊盘，其特征在于，所述测试方法包括如下步骤：对N个待测焊盘之间的个电阻进行分组；测量第一组电阻的并联电阻值，如果所述第一组电阻的并联电阻值大于或等于预定电阻值，则测量下一组电阻的并联电阻值，如果每一组电阻的并联电阻值均大于或等于所述预定电阻值，则测试结束，判断所述待测集成电路的信号线之间不存在短路现象；如果测量某一组电阻的并联电阻值小于所述预定电阻值，则对该组电阻中的每一个电阻的电阻值进行测量，以找出电阻值异常的电阻，从而判断所述待测集成电路的短路位置；其中N为大于3的整数。

优选地，根据待测集成电路的良品率来将个电阻分组成至少一组。

优选地，当待测集成电路的良品率高时，分组的组数少，每一组的电阻数多；当待测集成电路的良品率低时，分组的组数多，每一组的电阻数少。

优选地，所述待测集成电路为显示面板的集成电路。

本发明还提出了一种集成电路测试装置，所述集成电路测试装置包括：承载待测集成电路的基台；设置在所述基台上方的测试头，所述测试头包括N个探针，通过移动所述测试头来使所述N个探针分别与所述待测集成电路的N个待测焊盘接触，以及测试电路，用于判断所述待测集成电路是否存在短路，所述测试电路包括多个开关和电阻计，其中所述N个探针中的每一个通过一个开关与所述电阻计连接，并且第一个探针与第二个至第N个探针间各连接一个开关，第二个探针与第三至第N个探针间各连接一个开关，以此类推，直到第N-2与第N个探针间连接一个开关，其中N为大于3的整数。

优选地，所述测试电路用于通过控制所述多个开关的通断来对所述N个待测焊盘之间的个电阻进行分组，并测量第一组电阻的并联电阻值，如果所述第一组电阻的并联电阻值大于或等于预定电阻值，则测量下一组电阻的并联电阻值，如果每一组电阻的并联电阻值均大于或等于所述预定电阻值，则测试结束，判断所述待测集成电路的信号线之间不存在短路现象。

优选地，所述测试电路在测量到某一组电阻的并联电阻值小于所述预定电阻值，则通过控制所述多个开关的通断来对该组电阻中的每一个电阻的电阻值进行测量，以找出电阻值异常的电阻，从而判断所述待测集成电路的短路位置。

优选地，所述测试电路中的所述多个开关为MOS晶体管。

优选地，所述集成电路测试装置还包括存储器，用于存储所述测试电路所测量的电阻值。

通过采用本发明所公开的集成电路的测试方法及测装置，能够快速检测集成电路中是否存在短路现象，并能快速确定发生短路位置，测量次数少且易于使用。

附图说明

通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：

图1A所示的是根据本发明实施例的集成电路测试装置的立体图；

图1B所示的是图1A所示的集成电路测试装置的侧视图；

图1C所示的是图1A所示的待测集成电路的平面图；

图2所示的是现有技术中的集成电路测试方法的示意图；

图3所示的是根据本发明实施例的集成电路测试方法的流程图；

图4所示的是根据本发明实施例的集成电路测试装置的测试电路的示意图。

具体实施方式