[发明专利]锁频环电路和半导体集成电路

说明书

一种锁频环电路包括：生成时钟的数字控制振荡器；以及生成频率控制代码以控制时钟的振荡频率的FLL控制器。FLL控制器包括：将数字控制振荡器所生成的时钟频率与倍乘后参考时钟频率进行比较的频率比较单元；以及基于频率比较单元的比较结果生成频率控制代码以使得数字控制振荡器生成的时钟频率与倍乘后参考时钟频率匹配的延迟代码控制单元。频率比较单元通过使用第一和第二阈值确定时钟频率。延迟代码控制单元根据频率比较单元的确定生成频率控制代码并且将频率控制代码输出至数字控制振荡器。

相关申请的交叉引用

本申请基于并且要求享有2013年4月18日提交的日本专利申请No.2013-087802的优先权，该申请的公开内容在此通过引整体并入本文。

技术领域

本发明涉及一种锁频环电路以及包括锁频环电路的半导体集成电路。

背景技术

迄今为止，低功耗微计算机（微计算机、微控制器、微处理器等等在下文中统称为“微计算机”）在许多情形下包括实时时钟（RTC）功能。此外，需要提高移动设备的电池寿命，诸如使用电池操作的智能手机和数字照相机（DSC）。此外，大型家用电器（诸如电冰箱和洗衣机）要环境友好以及经济友好（环境经济友好的）并且具有改进的节能性能。在这些情形下，具有低电压、低功耗和高性能的微计算机倾向于在其中包含作为外部部件的时钟专用芯片RTC，并且需要采用具有32.768KHz频率的外部晶体振荡器。

在LSI（大规模集成）的微计算机中，从32.768KHz的低频时钟生成高频时钟。PLL（锁相环：相位锁定环电路）已知作为用于向LSI内部提供高频时钟的典型技术。

PLL是倍乘了外部提供的参考时钟并且向LSI内部提供高频时钟的时钟生成器。传统地设计PLL，其中具有等于参考时钟的1/10（最小1/4）的LPF特性，以便实现针对参考时钟的噪声和波动的稳定操作（参见Sung Tae Moon、Ari Yakov Valero-L'opez、和Edgar S'anchez-Sinencio等人的论文完全集成频率综合器：导论（FULLY INTEGRATED FREQUENCYSYNTHESIZERS:A TUTORIAL）,世界科学出版社，国际高速电子和系统杂志（InternationalJournal of High Speed Electronics and Systems@World Scientific PublishingCompany））。因此，在许多情形下，PLL并不用于仅提供低频参考时钟的LSI。

这是因为当PLL用于仅被供应低通低频参考时钟的LSI时，其LPF特性具有若干Khz的截止频率，并且当使用单块电容性元件和电阻性元件实现PLL时，需要大的面积，这在成本方面不切实际。例如，当输入频率为32.768Khz时，在约3.2KHz时需要约1[nF]的电容值。

因此，替代了PLL，FLL（锁频环）广泛用作与PLL一样能够以小面积在LSI中生成高频时钟的时钟生成器。

尽管FLL具有能够以小面积从低频时钟生成高频时钟的优点，但是FLL具有的技术问题在于频率锁定所需的时间（锁定时间或设置环时间）（下文中称作“锁定时间”）长，因为低频时钟用作参考。

例如，专利申请No.2004-520779的PCT国际公开文本的已公开日本译文公开了一种存储来自通过光纤传输的信号的时钟的锁频环电路。该锁频环电路包括用于锁定频率的环路以及用于锁定相位的环路，并且具有简化双环路时钟恢复电路的目的。