[发明专利]每单元多比特存储装置

说明书

技术领域

本发明涉及半导体器件领域，特别是涉及一每单元多比特存储装置。

背景技术

随机存储器（SRAM和DRAM）在断电后所存储的数据会随之丢失，且其只能编码“0”和“1”两个数据位，无法实现每单元多比特的存储，随后人们设计并开发除了非易失性存储器，例如闪速存储器，既能够在断电的时候存储数据，又能实现多比特编码，且集成度高。

闪速存储器的存储单元可以包括电隔离的浮置栅极、衬底上分别在浮置栅极的第一和第二侧的源极和漏极区域、以及被配置为控制该浮置栅极的控制栅极。典型地，闪速存储器的存储单元的阈值电压取决于存储在该浮置栅极中的电荷量。通过感测因阈值电压差值引起的闪速存储器的存储单元的单元电流的变化量可以检测出存储单元中存储的数据。

当向闪速存储器的存储单元写和/或擦除数据时，典型地使用相对于电源电压Vcc的高电压。在写和/或擦除操作中，通过隧穿环绕浮置栅极的绝缘层可以将电荷注入该浮置栅极或从该浮置栅极中抽出。

典型地，闪速存储器的存储单元的栅极电连接至字线，漏极电连接至位线。该字线电连接至行译码器且该位线电连接至读写电路。可以配置行译码器以选择多条字线中的一条且可以向被选择的字线施加字线电压。字线电压为施加到字线用于执行写、读和/或擦除操作的电压。配置读写电路使之选择多条位线中的一条并可以向被选择的位线施加位线电压。位线电压为施加到位线用于执行写、读和/或擦除操作的电压。此外，该读写电路同样电连接至被选择的字线和被选择的位线，可以通过被选择的位线输出存储单元的数据。

但是，闪速存储器在数据的写入和擦除过程中均要采用高电压（5V～15V），且擦除操作速度较慢。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一每单元多比特存储装置，用于解决现有技术中多比特存储装置写操作速度较慢、且写操作和擦除操作所需电压较高的问题。

为实现上述目的及其他相关目的，本发明提供一每单元多比特存储装置，所述每单元多比特存储装置包括：存储单元阵列、行地址译码模块、列地址译码模块、读写控制模块、多条第一字线和多条第一位线，其中，

所述存储单元阵列包括多个存储单元子阵列，每一子阵列的存储单元的控制栅极耦合至同一条第一字线，每一子阵列的每个存储单元的漏极和与其位于同一列的存储单元的漏极耦合至同一条第一位线，漏极和与其位于同一列的存储单元的漏极耦合至同一条漏极连接线，所述存储单元除控制栅极、源极、漏极外，还包括半浮栅，且所述半浮栅的掺杂类型与源极、漏极相反；所述半浮栅与漏极掺杂区接触并形成一嵌入式二极管；所述控制栅极延伸至漏极掺杂区上方并覆盖其表面，所述半浮栅、漏极掺杂区及延伸至漏极掺杂区上方的控制栅极形成一嵌入式隧穿场效应晶体管，所述存储单元在多级预定电压作用下产生多种预定电流值，所述多种预定电流值用于表征所述存储单元的多种存储状态；

所述行地址译码模块耦合至所述多条第一字线，用于产生行选信号，以及根据所述行选信号选中一条第一字线；

所述列地址译码模块耦合至所述读写控制模块，用于产生列选信号，并发送至读写控制模块使其根据所述列选信号选中一条第一位线；

所述读写控制模块耦合至所述多条第一位线和所述存储单元的漏极连接线，用于接收所述列选信号和读写指令信号，并根据所述列选信号和读写指令信号控制所述存储单元读出和写入数据。

优选地，所述行地址译码模块包括第一字线译码单元和第二字线译码单元，其中：

所述第二字线译码单元耦合至所述第一字线译码单元，用于产生第二字线信号和片选信号，并输入至所述第一字线译码单元；

所述第一字线译码单元通过第一字线耦合至所述存储单元的控制栅极，用于将所述第二字线信号和片选信号译码为行选信号，并根据所述行选信号选中一条第一字线，以及接收读写指令信号，并根据所述读写指令信号将读写电平施加至所述选中的第一字线。

优选地，所述第一字线译码单元进一步包括与门逻辑单元，用于将所述第二字线信号和片选信号进行“与”运算。

优选地，所述与门逻辑单元为多级与门逻辑单元，其中，下一级与门逻辑单元将上一级与门逻辑单元的输出和相应级别的片选信号输入进行“与”运算。

优选地，所述第一字线译码单元包括：

多个电阻元件，所述多个电阻元件串联至芯片供电电源，用于产生分压电平；

数据选择器，耦合至所述多个电阻元件和多条第一字线，用于将执行所述读写指令信号所需的电平以及非执行所述读写指令信号所需的电平分别输出至对应的第一字线。