[发明专利]一种输出缓冲器、栅极驱动电路及其控制方法

权利要求书

1.一种输出缓冲器，包括第一晶体管和第二晶体管，其特征在于，还包括输入信号控制单元，对输入信号进行控制，得到上拉信号和下拉信号，分别连接到第一晶体管和第二晶体管的输入端；

所述输入信号控制单元的输入端包括一输入信号和至少两个控制信号；

所述输入信号控制单元还包括两个与非门，所述与非门的输入端为控制信号和至少一个输入信号，输出端分别为第一晶体管输入端的上拉信号和第二晶体管输入端的下拉信号；其中，至少一个控制信号作为一个与非门的输入端，而其余控制信号作为另一个与非门的输入端；在所述一个与非门的接收端接收到的所述至少一个控制信号发生跳变时，所述另一个与非门的接收端接收到的所述其余控制信号持续保持高电平或低电平。

2.如权利要求1所述的输出缓冲器，其特征在于，所述输入信号控制单元包括第一控制信号和第二控制信号两个控制信号，以及第一与非门和第二与非门两个与非门，且所述第一与非门和第二与非门都是两输入与非门，第一控制信号作为第一与非门的输入端，第二控制信号作为第二与非门的输入端，输入信号同时作为第一与非门和第二与非门的输入端。

3.如权利要求1至2中任一项所述的输出缓冲器，其特征在于，所述第一晶体管为PMOS管，第二晶体管为NMOS管。

4.一种栅极驱动电路，其特征在于，包括权利要求1至3中任一项所述的输出缓冲器和输入信号产生单元，所述输入信号产生单元用于产生输出缓冲器的输入信号，所述输出缓冲器的输出端输出栅极信号。

5.如权利要求4所述的栅极驱动电路，其特征在于，所述输入信号产生单元中包括时钟信号、输入起始信号和产生模块，产生模块的输入端连接时钟信号和输入起始信号，在时钟信号的控制下实现锁存和移位并产生输入信号，由产生模块的输出端输出。

6.如权利要求5所述的栅极驱动电路，其特征在于，所述产生模块包括两个反相器和两个三态门，时钟信号连接第一反相器的输入端、第一三态门的第三端以及第二三态门的第二端，第一反相器的输出端连接到第一三态门的第二端以及第二三态门的第三端，输入起始信号连接第一三态门的第一端，第一三态门的第四端连接第二三态门的第四端以及第二反相器的输入端，第二三态门的第一端连接第二反相器的输出端，并作为产生模块的输出端，为输出缓冲器提供输入信号。

7.一种权利要求4-6中任一项所述栅极驱动电路的控制方法，其特征在于，包括：

根据输入的时钟信号和输入起始信号产生输入信号；

将输入信号分成两路，分别在两个控制信号的控制下产生上拉信号和下拉信号，分别作为第一晶体管和第二晶体管的输入端；其中，在第一控制信号由低电平跳变为高电平或由高电平跳变为低电平时，第二控制信号持续低电平；在所述第二控制信号由高电平跳变为低电平或由低电平跳变为高电平时，所述第一控制信号持续高电平；

第一晶体管和第二晶体管的输出形成栅极信号。

8.如权利要求7所述的栅极驱动电路的控制方法，其特征在于，所述输入信号被分成两路，一路输入信号作为第一与非门的输入信号，在所述第一控制信号的控制下产生上拉信号；另一路输入信号作为第二与非门的输入信号，在所述第二控制信号的控制下产生下拉信号。

9.如权利要求7所述的栅极驱动电路的控制方法，其特征在于，下拉信号由高电平变为低电平时，第二晶体管由导通变为关闭，此时上拉信号一直处于高电平，第一晶体管一直处于关闭状态；

下拉信号由低电平变为高电平时，第二晶体管由关闭变为导通，此时上拉信号一直处于高电平，第一晶体管一直处于关闭状态；

上拉信号由高电平变为低电平时，第一晶体管由关闭变为导通，此时下拉信号一直处于低电平，第二晶体管一直处于关闭状态；

上拉信号由低电平变为高电平时，第一晶体管由导通变为关闭，此时下拉信号一直处于低电平，第二晶体管一直处于关闭状态。