[发明专利]一种输出缓冲器、栅极驱动电路及其控制方法有效
申请号: | 201410158958.3 | 申请日: | 2014-04-18 |
公开(公告)号: | CN103944553B | 公开(公告)日: | 2017-10-24 |
发明(设计)人: | 祁小敬;胡理科 | 申请(专利权)人: | 京东方科技集团股份有限公司;成都京东方光电科技有限公司 |
主分类号: | H03K19/0175 | 分类号: | H03K19/0175;G09G3/36 |
代理公司: | 北京润泽恒知识产权代理有限公司11319 | 代理人: | 苏培华 |
地址: | 100015 *** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 输出 缓冲器 栅极 驱动 电路 及其 控制 方法 | ||
技术领域
本发明涉及液晶显示技术领域,特别涉及一种输出缓冲器、栅极驱动电路及其控制方法。
背景技术
在数字集成电路中,缓冲器一般分输入缓冲器和输出缓冲器两种。输入缓冲器将外设送来的数据暂时存放,以便处理器将其取走;输出缓冲器用来暂时存放处理器送往外设的数据。
目前常用的输出缓冲器的连接示意图如图1所示,CMOS缓冲器是由偶数个反相器构成的,每级器件尺寸放大以提高缓冲器的驱动负载能力。其中输入信号IN和CK通过两输入与非门后的输出P作为输出缓冲器的输入,输出缓冲器中包括两个晶体管,第一晶体管是PMOS管,作为上拉晶体管,第二晶体管是NMOS管,作为下拉晶体管。当输出缓冲器的输入P点电压为高电平时,NMOS导通,输出电压OUT为低电平;当输出缓冲器的输入P点电压为低电平时,PMOS导通,输出电压OUT为高电平。
但是,上述CMOS缓冲器电路自身存在缺点,当输入从低电平到高电平或者由高电平到低电平跳变的时候,在一个较短的时间内PMOS和NMOS是同时开启的,这时有电源从高电平到低电平的导通,成为短路电流功耗,并且该短路电流功耗的大小同电流、导通时间、电源电压、输入切换频率成正比。器件导通电流的大小与PMOS和NMOS的尺寸大小有关,特别是作为输出缓冲器,上拉晶体管PMOS和下拉晶体管NMOS的宽长比都是很大的,才能更好的驱动较大的负载和具有更大的扇出能力。但是器件宽长比大时导通电流也会变得很大,导致相应的短路电流功耗变得很大,在整体功耗中的比重变得很大。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是如何减少输出缓冲器的短路电流功耗。
(二)技术方案
为解决上述技术问题,本发明提供了一种输出缓冲器,包括第一晶体管和第二晶体管,还包括输入信号控制单元,对输入信号进行控制,得到上拉信号和下拉信号,分别连接到第一晶体管和第二晶体管的输入端。
进一步地,所述输入信号控制单元的输入端包括一输入信号和至少两个控制信号。
进一步地,所述输入信号控制单元还包括至少两个与非门,所述与非门的输入端为控制信号和至少一个输入信号,输出端分别为第一晶体管输入端的上拉信号和第二晶体管输入端的下拉信号。
进一步地,所述输入信号控制单元包括第一控制信号和第二控制信号两个控制信号,以及第一与非门和第二与非门两个与非门,且所述第一与非门和第二与非门都是两输入与非门,第一控制信号作为第一与非门的输入端,第二控制信号作为第二与非门的输入端,输入信号同时作为第一与非门和第二与非门的输入端。
进一步地,所述第一晶体管为PMOS管,第二晶体管为NMOS管。
为解决上述技术问题,本发明还提供了一种栅极驱动电路,包括以上项所述的输出缓冲器和输入信号产生单元,所述输入信号产生单元用于产生输出缓冲器的输入信号,所述输出缓冲器的输出端输出栅极信号。
进一步地,所述输入信号产生单元中包括时钟信号、输入起始信号和产生模块,产生模块的输入端连接时钟信号和输入起始信号,在时钟信号的控制下实现锁存和移位并产生输入信号,由产生模块的输出端输出。
进一步地,所述产生模块包括两个反相器和两个三态门,时钟信号连接第一反相器的输入端、第一三态门的第三端以及第二三态门的第二端,第一反相器的输出端连接到第一三态门的第二端以及第二三态门的第三端,输入起始信号连接第一三态门的第一端,第一三态门的第四端连接第二三态门的第四端以及第二反相器的输入端,第二三态门的第一端连接第二反相器的输出端,并作为产生模块的输出端,为输出缓冲器提供输入信号。
为解决上述技术问题,本发明还提供了一种以上所述栅极驱动电路的控制方法,包括:
根据输入的时钟信号和输入起始信号产生输入信号;
将输入信号分成至少两路,分别在至少两个控制信号的控制下产生上拉信号和下拉信号,分别作为第一晶体管和第二晶体管的输入端;
第一晶体管和第二晶体管的输出形成栅极信号。
进一步地,所述输入信号被分成两路,一路输入信号作为第一与非门的输入信号,在第一控制信号的控制下产生上拉信号;另一路输入信号作为第二与非门的输入信号,在第二控制信号的控制下产生下拉信号。
进一步地,下拉信号由高电平变为低电平时,第二晶体管由导通变为关闭,此时上拉信号一直处于高电平,第一晶体管一直处于关闭状态;
下拉信号由低电平变为高电平时,第二晶体管由关闭变为导通,此时上拉信号一直处于高电平,第一晶体管一直处于关闭状态;
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