[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

在半导体技术领域中，对于先进的半导体技术，应力工程成为器件性能提升的最重要的因素之一。对于PMOS，锗硅（SiGe）技术可以通过给沟道施加压应力来提高载流子迁移率。在锗硅技术中，一般可以采用Σ形（即，Sigma形）和U形的沟槽形成相应形状的锗硅层结构，而Σ形的锗硅层通常可以获得更强的压应力。

锗硅沉积是一个选择性生长过程（仅在Si衬底上生长）。为避免锗硅在NMOS上生长，需要在NMOS区域设置锗硅遮蔽层。通过调整锗硅生长的工艺参数（例如：HCL、B比率等），锗硅相关的缺陷（defects）可以得到很大的改善。然而，在锗硅工艺流程中有时候仍然存在许多的缺陷（defects）。这些非正常锗硅缺陷主要是由锗硅生长之前的步骤（pre-SiGegrowthsteps），例如干法刻蚀产生的含硅大分子、湿法刻蚀产生的硅颗粒、PMOS临时侧壁表面的硅化学键等，引起的。为避免TiN损失，在高k金属栅极技术中不能采用硫酸（H₂SO₄）进行剥离；因此，由于整个锗硅工艺流程中的湿法工艺不能有效去除大分子，锗硅遮蔽层干法刻蚀产生的含硅大分子难以被溶解。这些含硅大分子，不仅作为缺陷会影响∑型沟槽的形成（造成沟槽形状不正常或深度减小），而且能够作为成核的种子而在相应的位置造成锗硅的非正常沉积（形成非正常锗硅）。这些非正常锗硅沟槽以及位于硬掩膜或侧壁上的非正常锗硅将影响后续工艺，例如：源漏极离子注入、金属硅化物工艺、层间介电层的CMP、伪栅极的去除、接触孔的刻蚀等，造成制得的半导体器件的良率下降。

下面，结合现有技术中的一种半导体器件的制造方法，对上述技术问题予以具体说明。该半导体器件的制造方法，包括如下步骤：

步骤E1：提供半导体衬底100，在所述半导体衬底100上形成PMOS的伪栅极1001、伪栅极硬掩膜1002和偏移侧壁1003，如图1A所示。

在本步骤中，还可以形成NMOS的伪栅极1001、伪栅极硬掩膜1002和偏移侧壁1003，如图1A所示。并且，在半导体衬底100内还可以包括浅沟槽隔离以及阱区等。

步骤E2：在半导体衬底100上形成锗硅遮蔽层101，并形成覆盖所述锗硅遮蔽层101位于PMOS区以外的部分的光刻胶200，如图1B所示。

步骤E3：以所述锗硅遮蔽层101为掩膜对所述PMOS的源极和漏极区域进行干法刻蚀，在所述半导体衬底100上形成碗状沟槽103，如图1C所示。

在干法刻蚀过程中，锗硅遮蔽层101位于PMOS区的部分会被刻蚀掉一部分，在PMOS的伪栅极1001的两侧形成了临时侧墙102，如图1C所示。

经过本步骤，在硬掩膜1002、临时侧壁102上以及碗状沟槽103的内壁上，会形成含硅大分子300，如图1C所示。

步骤E4：去除光刻胶200，如图1D所示。

其中，去除光刻胶200的方法可以为灰化法或剥离法，其中剥离法不采用硫酸作为剥离液。

在去除光刻胶200的过程中，由于灰化工艺对含硅大分子的去除能力比较弱，剥离工艺由于采用不含硫酸的剥离液对对含硅大分子的去除能力也比较弱，因此含硅大分子300无法被完全去除；尤其地，碗状沟槽103内的含硅大分子非常不容易被去除，如图1D所示。

步骤E5：进行湿法刻蚀以在碗状沟槽103的基础上形成Σ形沟槽104，如图1E所示。

在进行湿法刻蚀时，刻蚀液通常采用TAMH，而TMAH也无法有效去除含硅大分子300，如图1E所示。

并且，由于位于碗状沟槽103内的含硅大分子的影响，可能出现Σ形沟槽104不正常（形状不正常或深度减小等）的情况，如图1E所示。

步骤E6：对Σ形沟槽104进行预清洗，并在Σ形沟槽104内沉积锗硅层105，如图1F所示。

经过步骤E6，很容易在位于硬掩膜1002以及临时侧壁102上的含硅大分子300上形成非正常沉积的锗硅1051；并且，由于在碗状沟槽103的内壁上存在含硅大分子300，很容易导致相应位置的锗硅层105的形状出现异常（即，出现异常的锗硅层1052），如图1F所示。