[发明专利]一种基于多顶栅结构的晶体管

说明书

技术领域

本发明属于微电子技术领域，具体涉及一种基于多顶栅结构的晶体管。

背景技术

晶体管，是一种固体半导体器件，可以用于检波、整流、放大、开关、稳压、信号调制和许多其它功能。晶体管作为一种可变开关，基于输入的电压，控制流出的电流，因此晶体管可做为电流的开关，和一般机械开关不同处在于晶体管是利用电讯号来控制，而且开关速度可以非常之快，在实验室中的切换速度可达100GHz以上。

晶体管主要可以分为两大类：双极性晶体管(BJT)和场效应晶体管(FET)。晶体管具有三个极；双极性晶体管的三个极，分别由N型跟P型组成的发射极、基极和集电极；场效应晶体管的三个极，分别是源极(源区)(Source)、栅极(栅区)(Gate)和漏极(漏区)(Drain)。

授权公告号为CN101567392B的发明公开了一种在确保良好的生产性同时又具有优良特性和高可靠性的栅绝缘层的薄膜晶体管，该薄膜晶体管包括：在基底上含有源区、沟道区、漏区的有源层，栅电极层，以及在有源层和栅电极层之间所形成的栅绝缘层的薄膜晶体管，栅绝缘层由在有源层一侧形成的第1氧化硅膜、在栅电极层一侧形成的第2氧化硅膜，和在第1氧化硅膜与第2氧化硅膜之间形成的氮化硅膜而形成。

晶体管是逻辑电路中的核心部件。逻辑电路是一种离散信号的传递和处理，以二进制为原理、实现数字信号逻辑运算和操作的电路，主要分为组合逻辑电路和时序逻辑电路，由最基本的“与门”电路、“或门电路”和“非门”电路组成。

传统意义上的逻辑电路，为了实现不同的逻辑门运算，需要使用不同类型、不同种类、不同数目的晶体管，藉此对于大面积制作逻辑电路的工艺提出了较高的要求，包括用不同的掩膜版、不同的工艺、不同的材料以及不同的设计，因此制造过程比较复杂，逻辑电路的成品率难以保证。

发明内容

本发明提供了一种基于多顶栅结构的晶体管，能够减少逻辑电路中晶体管的个数，使逻辑电路的制备方法简单，器件面积减少，从而提高逻辑电路的成品率，降低制作成本，并且可以方便改善调整逻辑电路器件的电学性能。

一种基于多顶栅结构的晶体管，包括基底和处在基底上的介质层，所述介质层上设有一源区、一漏区、连在所述源区和漏区之间的沟道区以及多个顶栅，所述的源区、漏区、沟道区和顶栅的下表面共面，所述顶栅中至少有2个顶栅和沟道区相连，其中一个作为输出极，其余作为输入极。作为输入极的顶栅指除作为输出极外的所有顶栅，可以与沟道区连接，也可以与沟道区不连接。

本发明中顶栅与沟道区不相连应理解为该顶栅位于沟道区的旁边，但不与沟道区连接。本发明的晶体管的上方可以加保护层也可以不加保护层。

本发明中“顶栅和沟道区相连”可理解为顶栅和沟道区直接相连，也可以理解为将沟道区外延出一个凸耳，顶栅通过凸耳与沟道区连接。

与现有技术比较，本发明的晶体管以顶栅作为输出入和输出极，且所有作为输出极和输入极的顶栅、源区和漏区的下表面共面，有效减少了器件的三维垂直方向上的尺寸空间，使晶体管的体积减少，有利于提高逻辑电路的集成度，降低制作成本。

本发明中每个晶体管具有多个(至少两个)顶栅与沟道区相连，分别作为输入极和输出极，也可以增设多个输入极，输入极能够控制沟道区的载流子浓度，通过改变各输入极的电压改变沟道区的载流子密度从而改变输出极的输出状态，从而通过一个晶体管实现多种逻辑输出，即让同一个晶体管实现多个逻辑电路功能，例如与门、或门、与非门等，能够减少逻辑电路中晶体管的个数，使逻辑电路的制备方法简单。

当输入极控制使沟道区导通时，其输出极输出的逻辑值为“1”，当输入极控制使沟道区截断时，输出极输出的逻辑值为“0”。作为输出极的顶栅并不覆盖整个沟道区，为了输出极具有稳定的输出电压，作为输出极的顶栅在沟道区的长度方向上，该顶栅应具有合适的尺寸，以保证输出极的输出电压是一个明确的值，即在输入极电压确定后输出极的输出电压保持相对稳定。一般情况下在保证强度和导电性能的前提下，该顶栅的尺寸尽可能的小。

所述与沟道区(7)连接的顶栅分别位于沟道区(7)的同侧或两侧。

作为优选，所述顶栅为两个，或两个以上，且均与所述沟道区相连。

作为优选，所述顶栅为两个，分别为第一顶栅和第二顶栅，且第一顶栅和第二顶栅均与沟道区相连。

以第一顶栅为输出极，第二顶栅为输入极。

所述顶栅为两个以上，至少有一个顶栅与所述沟道区(7)不相连。与沟道区不相连的顶栅作为输入极。