[发明专利]单元高度为标称最小间距的非整数倍的标准单元

说明书

技术领域

本发明一般地涉及半导体技术领域，更具体地，涉及集成电路。

背景技术

本申请要求于2013年5月2日提交的美国临时专利申请第61/818,705号的优先权，并且涉及代理人案号为第T5057-884U号(TSMC2013-0380，标题为“STANDARD CELLS FOR PREDETERMINED FUNCTION HAVING DIFFERENT TYPES OF LAYOUT”)和第T5057-885U号(TSMC2013-0381，标题为“STANDARD CELL METAL STRUCTURE DIRECTLY OVER POLYSILICON STRUCTURE”)的共同待审的申请，其全部内容结合于此作为参考。

在集成电路的设计中，使用具有预定功能的标准单元。标准单元的预设计布局存储在单元库中。当设计集成电路时，从单元库重新取回标准单元的预设计布局，并且将其置于集成电路布局上的一个或多个期望的位置。然后进行布线以使用金属线将标准单元彼此连接。此后，使用集成电路布局以使用预定半导体制造工艺制造集成电路。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种由具有金属线的标称最小间距的工艺制造的集成电路，包括：多条金属线，沿第一方向延伸，所述多条金属线在与所述第一方向垂直的第二方向上间隔开标称最小间距的整数倍；以及多个标准单元，位于所述多条金属线下方，所述多个标准单元中的至少一个标准单元具有沿所述第二方向的单元高度，并且所述单元高度是所述标称最小间距的非整数倍。

在该集成电路中，所述单元高度与所述标称最小间距的比率介于6到16的范围内。

在该集成电路中，所述单元高度与所述标称最小间距的比率是7.5。

在该集成电路中，所述单元高度与所述标称最小间距的比率是p/q，并且p和q是整数。

在该集成电路中，所述多个标准单元中的至少一个标准单元是逻辑门单元。

在该集成电路中，所述逻辑门单元是AND、OR、NAND、NOR、XOR、AOI、OAI、MUX、触发器、BUFF、锁存器、INV、延时器或时钟单元。

在该集成电路中，将所述多个标准单元中的至少一个标准单元的所有输入/输出信号端口都定位为与第一组多条虚网格线重叠，以及将所述多条金属线定位为与第二组多条虚网格线重叠，所述多条虚网格线是平行的，并且所述多条虚网格线中的两条相邻的线间隔开所述标称最小间距。

根据本发明的另一方面，提供了一种集成电路设计系统，包括：非暂时性存储介质，所述非暂时性存储介质编码有对应于预定制造工艺的标准单元的布局，所述预定制造工艺具有金属线的沿预定方向的标称最小间距，所述标准单元的布局具有沿所述预定方向的单元高度，并且所述单元高度是所述标称最小间距的非整数倍；以及硬件处理器，与所述非暂时性存储介质通信连接，并且配置为执行指令集，以用于基于所述标准单元的布局和所述标称最小间距生成集成电路布局。

在该集成电路设计系统中，所述单元高度与所述标称最小间距的比率介于6到16的范围内。

在该集成电路设计系统中，所述单元高度与所述标称最小间距的比率是7.5。

在该集成电路设计系统中，所述单元高度与所述标称最小间距的比率是p/q，并且p和q是整数。

在该集成电路设计系统中，所述标准单元是逻辑门单元。

在该集成电路设计系统中，所述逻辑门单元是AND、OR、NAND、NOR、XOR、AOI、OAI、MUX、触发器、BUFF、锁存器、INV、延时器或时钟单元。

在该集成电路设计系统中，当执行所述指令集时，所述硬件处理器配置为：生成与垂直于所述预定方向的方向平行的多条虚网格线，所述多条虚网格线中相邻的两条间隔开所述标称最小间距；放置用于所述集成电路布局的所述标准单元的布局，所述标准单元的所有输入/输出信号端口都与第一组虚网格线重叠；以及放置用于所述集成电路布局的一条或多条金属线的布局图案，所述一条或多条金属线的布局图案与第二组虚网格线重叠。