[发明专利]分离栅极闪存存储器及其制造方法

说明书

技术领域

本发明涉及一种半导体元件，且特别是涉及一种分离栅极闪存存储器及其制造方法。

背景技术

闪存存储器元件由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种非挥发性存储器元件。

典型的闪存存储器元件是以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与基底间是以隧道氧化层(Tunnel Oxide)相隔。当对闪存存储器进行写入/抹除(Write/Erase)数据的操作时，通过在控制栅极与源极/漏极区施加偏压，以使电子注入浮置栅极或使电子从浮置栅极拉出。而在读取闪存存储器中的数据时，在控制栅极上施加一工作电压，此时浮置栅极的带电状态会影响其下通道(Channel)的开/关，而此通道的开/关即为判读数据值「0」或「1」的依据。

当上述闪存存储器在进行数据的抹除时，由于从浮置栅极排出的电子数量不易控制，故易使浮置栅极排出过多电子而带有正电荷，谓之过度抹除(Over-erase)。当此过度抹除现象太过严重时，甚至会使浮置栅极下方的通道在控制栅极未加工作电压时，即持续呈导通状态，而导致数据的误判。

为了解决元件过度抹除的问题，目前业界提出一种分离栅极(Split Gate)闪存存储器。分离栅极(Split Gate)闪存存储器由基底起，依序为隧道介电层、浮置栅极、栅间介电层(Inter-gate Dielectric)与选择栅极，其中选择栅极除位于浮置栅极上方之外，尚有一部分延伸至基底上方，且与基底间以选择栅极介电层相隔。源极区位于浮置栅极一侧的基底中，漏极区则位于延伸至基底的选择栅极一侧的基底中。如此则当过度抹除现象太过严重，而使浮置栅极下方通道在选择栅极未加工作电压状态下即持续打开时，选择栅极方的通道仍能保持关闭状态，使得漏极区与源极区无法导通，而能防止数据的误判。

然而，由于分离栅极结构需要较大的分离栅极区域而具有较大的存储单元尺寸，因此其存储单元尺寸较堆叠式栅极结构的存储单元尺寸大，而产生所谓无法增加元件集成度的问题。

而且，随着集成电路正以更高的集成度朝向小型化的元件发展，存储单元的尺寸可通过减小存储单元的栅极长度方式来达成。但是，栅极长度变小会缩短了隧道氧化层下方的通道长度(Channel Length)，于是在编程此存储单元时，漏极区与源极区之间就容易发生不正常的电性贯通(Punch Through)，如此将严重影响此存储单元的电性表现。

发明内容

本发明的目的在于提供一种分离栅极闪存存储器，可以提高存储器元件的集成度、减少编程干扰，并提高存储器元件的操作速度。

为达上述目的，本发明提供一种分离栅极闪存存储器的制造方法，浮置栅极可以与周边电路区的晶体管的栅极在同一制作工艺步骤中制作，可以与现有制作工艺整合在一起。

本发明的一种分离栅极闪存存储器，包括元件隔离结构、第一掺杂区与第二掺杂区、选择栅极、栅介电层、浮置栅极与栅间介电层。元件隔离结构设置于基底中，以定义出主动区。第一掺杂区与第二掺杂区分别设置于基底的主动区中。选择栅极设置于基底中的沟槽内，且选择栅极的一侧邻接第一掺杂区。栅介电层设置于选择栅极与基底之间。浮置栅极设置于基底上，浮置栅极的一侧与第二掺杂区部分重叠，且浮置栅极的一部分设置于选择栅极上。栅间介电层设置于浮置栅极与选择栅极之间以及于浮置栅极与基底之间。

在本发明的一实施例中，上述沟槽内的元件隔离结构的表面低于基底的表面，且选择栅极的一部分呈鞍状而跨在主动区上。

在本发明的一实施例中，上述沟槽内的元件隔离结构之间的主动区形成有凹口，且选择栅极的一部分呈鳍状而突出于主动区中。

在本发明的一实施例中，上述浮置栅极的一部分突出选择栅极，且浮置栅极突出选择栅极的一转角具有尖锐的外型。

在本发明的一实施例中，上述选择栅极的材质包括金属或掺杂多晶硅。

在本发明的一实施例中，上述浮置栅极的材质包括掺杂多晶硅。