[发明专利]采样电路模块、存储器控制电路单元及数据采样方法

说明书

本发明提供一种采样电路模块、存储器控制电路单元及数据采样方法。采样电路模块包括状态机电路、第一延迟线电路、第二延迟线电路及延迟信号输出电路。状态机电路反应于第一控制信号而输出第二控制信号及/或第三控制信号。第一延迟线电路用以接收参考时脉信号与第二控制信号以输出第一延迟时脉信号。第二延迟线电路用以接收参考时脉信号与第三控制信号以输出第二延迟时脉信号。延迟信号输出电路用以接收第一延迟时脉信号与第二延迟时脉信号以输出第三延迟时脉信号。

技术领域

本发明是有关于一种时脉延迟技术，且特别是有关于一种采样电路模块、存储器控制电路单元及数据采样方法。

背景技术

在存储器系统中，经常会使用时脉信号来作为电路动作时序的基准。一般来说，时脉信号是由振荡器产生，并且通过连接线将时脉信号送至存储器系统中的各个芯片。然而，时脉信号在传递的过程中可能会发生相位偏移。温度与系统的供给电压变化也可能会是造成相位偏移的原因。相位偏移可能会使得存储器系统在读取或写入数据时的错误率上升。

延迟锁定回路(delay locked loop,DLL)就是用来解决传送至各芯片的时脉信号不同步的问题。延迟锁定回路主要可分为模拟延迟电路与数字延迟电路。模拟延迟电路是利用电压来控制延迟线的延迟时间，并且模拟延迟电路的输出时脉较容易受电源噪声与温度的干扰。数字延迟电路则是通过发送指示信号来动态改变延迟线的延迟量或延迟级数，并且数字延迟电路抗干扰的能力较强。在输出时脉信号时，若数字延迟电路的延迟线的延迟量或延迟级数被改变，则往往会发生时脉抖动(jitter)。

特别是，对于使用数字延迟电路的存储器系统来说，当一笔数据正在被写入至存储器系统或者从存储器系统中读取时，若时脉信号的相位偏移过大且没有被即时地修正，则读取或写入的数据的正确性可能会下降。

发明内容

有鉴于此，本发明提供一种采样电路模块、存储器控制电路单元及数据采样方法，可提升数据采样的正确性。

本发明的一范例实施例提出一种采样电路模块，其包括延迟锁定回路与采样电路。延迟锁定回路包括控制电路与延迟电路。控制电路用以接收参考时脉信号以输出第一控制信号。延迟电路电性连接至控制电路，并且包括状态机电路、第一延迟线电路、第二延迟线电路及延迟信号输出电路。状态机电路用以接收第一控制信号，并且反应于第一控制信号而输出第二控制信号及/或第三控制信号。第一延迟线电路电性连接至状态机电路，并且用以接收参考时脉信号与第二控制信号以输出第一延迟时脉信号。第二延迟线电路电性连接至状态机电路，并且用以接收参考时脉信号与第三控制信号以输出第二延迟时脉信号。延迟信号输出电路电性连接至第一延迟线电路、第二延迟线电路及状态机电路，并且用以接收第一延迟时脉信号与第二延迟时脉信号以输出第三延迟时脉信号。采样电路电性连接至延迟锁定回路，并且用以接收第三延迟时脉信号，并且根据第三延迟时脉信号来采样(sampling)数据信号以获得采样数据。

在一范例实施例中，所述第二控制信号用以控制第一延迟线电路的第一延迟级数，并且第三控制信号用以控制第二延迟线电路的第二延迟级数。

在一范例实施例中，所述状态机电路还用以输出第四控制信号，并且延迟信号输出电路接收第一延迟时脉信号与第二延迟时脉信号以输出第三延迟时脉信号的操作包括：接收第一延迟时脉信号、第二延迟时脉信号及第四控制信号以输出第三延迟时脉信号。

在一范例实施例中，所述延迟信号输出电路包括第一开关电路与第二开关电路，第四控制信号包括第一使能信号与第二使能信号，第一使能信号用以控制第一开关电路的第一开关状态，并且第二使能信号用以控制第二开关电路的第二开关状态。

在一范例实施例中，所述延迟信号输出电路还包括相位内插(phaseinterpolation)电路，相位内插电路用以接收第一开关电路的第一输出信号及/或第二开关电路的第二输出信号以形成第三延迟时脉信号。