[发明专利]高压半导体元件及其制造方法

权利要求书

1.一种高压半导体元件，包括：

一高压半导体晶体管(HVMOS)，具有一第一集极(first collector)及一第一发射极(first emitter)；以及

一常开型低压半导体晶体管(LVMOS)，电性连接于该高压半导体晶体管，且该常开型低压半导体晶体管具有一第二集极(second collector)及一第二发射极(second emitter)，其中该常开型低压半导体晶体管的该第二集极被电性连接至该高压半导体晶体管的该第一发射极；

其中，电性连接的该高压半导体晶体管和该常开型低压半导体晶体管是形成一NPN型静电防护双极晶体管(NPN ESD BJT)，该常开型低压半导体晶体管的一低压栅极(LV gate)是与该高压半导体晶体管的一高压栅极(HV gate)连接，该常开型低压半导体晶体管的一低压漏极是与该高压半导体晶体管的一高压源极共接，该常开型低压半导体晶体管以及该高压半导体晶体管是共享相同的一源极/基极(S/B)，且该常开型低压半导体晶体管是垂直于该高压半导体晶体管设置。

2.根据权利要求1所述的高压半导体元件，其中该高压半导体晶体管和该常开型低压半导体晶体管是设置于一P型基板的一高压N型阱(HVNW)中，且该常开型低压半导体晶体管更包括：

一P型体(P-body)于该高压N型阱中，且该P型体是自该P型基板的一表面向下延伸；

一空乏区(depletion region)或一原生掺杂区(native implant region)于该高压N型阱中，其中该空乏区或该原生掺杂区是自该P型基板的该表面向下延伸，且该P型体位于该空乏区或该原生掺杂区之中；和

一低压栅极包括一多晶硅部分，该多晶硅部分覆盖该P型体并连接该高压半导体晶体管的一高压栅极。

3.根据权利要求1所述的高压半导体元件，其中该高压半导体晶体管和该常开型低压半导体晶体管是设置于一P型基板的一高压N型阱(HVNW)中，且该常开型低压半导体晶体管更包括：

一P型体(P-body)于该高压N型阱中，且该P型体是自该P型基板的一表面向下延伸；

一低压源极/基极(source/bulk，S/B)区域，包括：

一NPN区于该P型体内，且该NPN区是自该P型基板的该表面向下延伸，该NPN区包括两N型重掺杂区，和位于该两N型重掺杂区之间的一P型重掺杂区；和

一多晶硅岛体和一第一孔洞围绕该多晶硅岛体，其中该多晶硅岛体是形成于该NPN区的该P型重掺杂区上，且该第一孔洞暴露至少该NPN区的这些N型重掺杂区；以及

一低压漏极区域，包括：

一N型重掺杂区于该P型体内，且该N型重掺杂区是自该P型基板的该表面向下延伸；和

一第二孔洞形成于一多晶硅层中，且该第二孔洞暴露至少该N型重掺杂区。

4.根据权利要求1所述的高压半导体元件，更包括一图案化多晶硅层形成于一基板上，其中该图案化多晶硅层包括：

连续形成的一多晶硅栅极部，以作为该常开型低压半导体晶体管的一低压栅极和该高压半导体晶体管的一高压栅极；

多个第一孔洞和多个第二孔洞交替地且分开地排列，其中这些第一孔洞是对应该常开型低压半导体晶体管的多个源极/基极区域(S/B regions)，这些第二孔洞是对应该常开型低压半导体晶体管的多个漏极区域，

其中，各该源极/基极区域包括一多晶硅岛体和这些第一孔洞的一围绕该多晶硅岛体，该多晶硅岛体连接至一P型体(P-body)中的一P型重掺杂区，而该第一孔洞暴露至少位于该P型重掺杂区两侧的两N型重掺杂区；

其中，各该漏极区域包括一N型重掺杂区位于自该基板的一表面向下延伸的一P型体中，其中该第二孔洞暴露该N型重掺杂区。