[发明专利]高压半导体元件及其制造方法

说明书

本发明公开了一种高压半导体元件及其制造方法，该高压半导体元件包括一高压半导体晶体管(HVMOS)和一常开型低压半导体晶体管(normally‑on LVMOS)电性连接高压半导体晶体管。HVMOS具有一第一集极及一第一发射极。常开型LVMOS具有一第二集极及一第二发射极，其中常开型LVMOS的第二集极被电性连接至HVMOS的第一发射极，因而形成一静电防护双极晶体管，如一NPN型静电防护双极晶体管。

技术领域

本发明是有关于一种高压半导体元件及其制造方法，且特别是有关于一种具有静电防护(ESD protection)的高压半导体元件及其制造方法。

背景技术

随着半导体技术的发展，功率集成电路工艺整合技术(Bipolar CMOS DMOS，BCD)已广泛地应用于高压半导体元件的制造。在功率集成电路工艺整合技术制作的高压半导体元件中，半导体元件的操作电压越来越高，芯片上的静电防护(electro-static discharge(ESD)protection)也因此变成一项相当重要的任务项目。

一般而言，高压半导体元件通常具有低导通电阻(low on-state resistance，Rdson)的特性。因此，当静电放电产生时，静电电流容易集中在基板表面或者源极的边缘。而高压电流及高电场将于表面结区域(surface junction region)造成物理性的破坏。基于高压半导体元件需具低导通电阻的电性要求。不能增加高压半导体元件的表面或侧壁。因此，如何在符合基本电性要求的规格下设计出一更好的静电防护结构，是一项严苛的挑战。

再者，高压半导体元件的崩溃电压(breakdown voltage)总是高过于操作电压(operation voltage)。而触发电压(trigger voltage)通常又比崩溃电压高出很多。因此，在静电放电的过程中，在高压半导体元件启动静电防护之前，保护元件或是内部电路通常就有损坏的风险。为了降低触发电压，通常需要再建构一个额外的静电防护电路。

另外，高压半导体元件通常具有低保持电压(holding voltage)的特性。高压半导体元件有可能会被不想要的噪声、或启动态峰端电压(power-on peak voltage)或浪涌电压(serge voltage)所触发，而在正常操作过程中发生闩锁(latch-up)效应。

再者，高压半导体元件通常具有场板效应(field plate effect)。电场的分布是很容易被扰乱的，因此在静电放电事件产生时，静电电流容易集中在表面或漏极边缘。

目前所提出的一些静电防护的方法，多需要增加额外的掩模或工艺步骤。高压半导体元件静电防护的传统方法其中之一是设置额外的元件，且这些增加的元件仅作为静电防护之用。这些额外增设的元件通常是会增加表面或侧壁的大尺寸的二极管(diode)、双极性结晶体管(bipolar transistor，BJT)、或金属氧化物半导体晶体管(metal oxidesemiconductor transistor，MOS)，或是硅控整流器(Silicon Controlled Rectifier，SCR)。其中，硅控整流器具有低保持电压的特性，所以闩锁效应很容易地会在正常操作过程中发生。

发明内容

本发明是有关于一种具有静电防护(ESD protection)的高压半导体元件及其制造方法。实施例的高压半导体元件结合了一常开型低压半导体晶体管和一高压半导体晶体管以提供静电防护，而不需要再额外增设提供静电防护的元件。实施例的高压半导体元件不仅提供了静电防护，也改善了直流电流应用下高压半导体元件的电子特性。