[发明专利]一种SRAM输出锁存电路

说明书

技术领域

本发明涉及半导体存储技术领域，特别是涉及一种SRAM输出锁存电路。

背景技术

SRAM(Static Random Access Memory)即静态随机存储器，它是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据，具有速度快，工作效率高等优点。SRAM一般包括存储单元阵列和外围电路，其中，存储单元阵列是SRAM的核心，用于存储数据，由存储单元按行和列排列而成；外围电路包括地址译码器，灵敏放大器，控制电路，缓冲/驱动电路；其中控制电路控制地址译码器选择存储单元阵列中的存储单元，并将该单元中存储的数据通过灵敏放大器放大读出。

如图1所示为现有技术中的SRAM输出锁存电路1，所述SRAM输出锁存电路1包括灵敏放大器11及RS锁存电路12，所述灵敏放大器11为双端输入双端输出结构，其输入端连接一组位线(Bit line)：第一位线BL和第二位线BLB，所述第一位线BL和第二位线BLB传输的信号为一组取反的数据信号，所述数据信号从SRAM的存储单元阵列中被读取出来并输入所述灵敏放大器11。由于存储单元容量有限，所以其输出电压表现为小信号，所述灵敏放大器11将从位线上接收到的小信号迅速放大到全电压范围的信号并输出，不必等位线上的小信号一直下降到能够触发下一级的逻辑门，再进行下一步的信号处理，以此可提高访问速度。所述RS锁存电路12连接于所述灵敏放大器11的输出端，用于对所述灵敏放大器11输出的信号进行锁存。该SRAM输出锁存电路1能完成对存储单元阵列中读取信号的放大和输出。

但是，这种结构的SRAM输出锁存电路存在一个问题，当第一位线BL输入的信号为“0”，第二位线BLB输入的信号为“1”时，输入信号比较并放大后得到信号“0”，信号“0”被传输到RS锁存电路的复位端，由于与非门的特性，有“0”出“1”，所以无论另一个信号为何值，与非门输出均为“1”，再通过反相器输出端Q输出的值为“0”；但是当第一位线BL输入的信号为“1”，第二位线BLB输入的信号为“0”时，输入信号比较并放大后得到信号“1”，信号“1”被放大后传输到RS锁存电路的复位端，复位端的信号“1”要被输出必须等置位端的信号“0”通过与非门输出“1”，该信号“1”再通过交叉耦合与复位端的信号“1”一起输入到与非门，则复位端的信号“1”需要置位端的信号“0”配合实现输出。由于RS锁存电路特性，传输信号“1”的时间比传输信号“0”的时间长1～2级门延迟时间。

如图2所示为上述结构的SRAM输出锁存电路的波形示意图，当灵敏放大器11的使能信号SA_Enable有效(从低电平跳变到高电平)时，灵敏放大器11将第一位线BL上的数据和第二位线BLB上的数据进行比较，并将比较结果放大后输出至第一输出端DOUT，比较结果的反信号输出至第二输出端DOUTB，最终数据通过RS锁存电路的输出端Q输出，输出信号“1”时延迟时间较长。

随着CMOS工艺尺寸降低到40nm甚至更低，SRAM对系统设计性能的影响越来越重要，SRAM已经成为制约系统设计时序的关键路径。因此，对于在SRAM访问时间的任何微小的提升都显得格外重要，如何减少SRAM数据传输的时间，尤其是传输信号“1”的时间，提升整个SRAM的访问时间以优化SRAM的性能，已成为本领域的技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种SRAM输出锁存电路，用于解决现有技术中SRAM的访问时间长的问题。

为实现上述目的及其他相关目的，本发明提供一种SRAM输出锁存电路，所述SRAM输出锁存电路至少包括：

灵敏放大器，预置位信号产生电路，RS锁存电路；

所述灵敏放大器连接于SRAM存储单元，用于将所述SRAM存储单元中输出的数据信号比较后放大，便于后续电路对所述数据信号的识别；

所述预置位信号产生电路产生预置位信号，使所述RS锁存电路预先输出高电平信号；

所述RS锁存电路连接于所述灵敏放大器及所述预置位信号产生电路，用于锁存及传输所述灵敏放大器输出的信号。

优选地，所述预置位信号产生电路包括第一反相器和两输入的第一与非门，所述第一反相器的输出端连接于所述第一与非门的一个输入端，所述第一反相器的输入端与所述第一与非门的另一个输入端相连。