[发明专利]延迟锁相环电路设备及延迟锁相环锁定方法

说明书

提供一种延迟锁相环(DLL)电路设备和DLL锁定方法。与DLL锁定状态相应的控制信号电压值被存储，并且当控制信号电压值发生改变或时钟信号的相位不同时，DLL未锁定状态被检测出。当DLL未锁定状态发生时，使用存储的控制信号电压值再次锁定DLL。因此，可从DLL锁定状态快速检测出DLL未锁定，并实现DLL的快速锁定。

本申请要求于2013年5月22日在韩国知识产权局提交的第10-2013-0058006号韩国专利申请的权益，该申请的整个公开通过引用包含于此以用于所有目的。

技术领域

以下描述涉及延迟锁相环(DLL)锁定。此外，以下的描述涉及一种具有提高的DLL锁定速度的DLL电路设备以及相应的DLL锁定方法，其中，所述DLL电路设备在缩短的时间内执行DLL锁定操作。

背景技术

正不断的努力试图使功耗最小化的同时增加半导体存储装置的处理速度。这些努力试图满足半导体存储装置对于更低的功耗和更快速的处理的需求增长。由于很多半导体存储装置是使用具有有限能量供应的电池的便携式装置，因此在更快速的处理提高所述装置的性能的同时，提供更低功耗的能力可延长这种装置可被使用的时间。

为帮助实现更低的功耗和更快速的处理，可补偿半导体存储装置的内部电路的延迟时间。为执行这种补偿，可用外部时钟信号使半导体存储装置的输入和输出信号同步。为实现这种同步，操作于与这种时钟信号同步的半导体存储装置包括诸如接收外部时钟信号并产生合适的内部时钟信号的延迟锁相环(DLL)的内部时钟发生器。

即，DLL延迟从外部提供给它的外部时钟信号，以产生内部时钟信号来驱动数据输出缓冲器(buffer)。如此，响应于内部时钟并与外部时钟的上升沿或下降沿一致地提供输出数据。

图1是DLL电路的电路图。

参照图1，DLL电路10包括相频检测器(PFD)12，该相频检测器比较外部时钟信号CLK和反馈内部时钟信号FB_CLK之间的相位差，并输出基于比较结果的输出信号。例如，根据上述两个时钟信号的关系，通过比较产生的信号是上升沿脉冲信号或下降沿脉冲信号。

提供电荷泵(CP)14以从PFD12接收作为两个输入脉冲信号的上升沿脉冲信号或下降沿脉冲信号。CP14将这两个脉冲信号转换成电压信号，通过环路滤波器(未示出)提取DC分量并输出控制信号电压值VCTRL来改变延迟时间。

提供电压控制延迟线(VCDL)16使得当控制信号电压值VCTRL被传递时，VCDL16根据延迟时间调整外部时钟并产生内部时钟信号。VCDL16的时钟信号FB_CLK被反馈到PFD12。

DLL电路10还包括DLL初始化控制单元20，所述DLL初始化控制单元20根据锁定检测器18的检测结果初始化DLL操作。这里，锁定检测器18在接收外部时钟信号CLK和由电压控制线VCTRL16输出的内部时钟信号FB_CLK并且确定DLL锁定是必要时将锁定信号传递到DLL初始化控制单元20。由此，DLL初始化控制单元20初始化PFD12和CP14。

如以上解释，DLL电路10连续地将内部反馈时钟FB_CLK与外部时钟CLK进行比较。基于比较，在根据通过比较处理而确定的相位差改变VCTRL的同时，DLL电路10执行DLL锁定。在这里使用的“DLL锁定”指外部时钟CLK和内部时钟FB_CLK的相位和频率均相互符合。

然而，控制信号有时可能具有不期望的电压值。例如，当图1的DLL电路10受静电放电(ESD)或外部作用产生的外部噪声等影响时，VCTRL改变并且不得不再次执行DLL锁定。当控制信号具有不期望的电压值时，再次执行DLL锁定会耗费大量的时间。以下进一步讨论这个问题。

图2是表示当施加外部噪声时VCDL和作为来自CP的输出的VCTRL之间的关系的曲线图。