[发明专利]一种先进先出数据缓存器及其进行时延控制的方法

说明书

技术领域

本发明涉及集成电路中数据缓存技术，尤其涉及一种先进先出(FirstInputFirstOutput，FIFO)数据缓存器及其进行时延控制的方法。

背景技术

FIFO数据缓存器由于具备先进先出、平衡输入输出处理速率等特性，在数字集成电路设计中被广泛应用。一般，FIFO数据缓存器包括两部分：控制部分和存储部分。考虑到单位比特资源开销，现有技术中，通常大容量的FIFO数据缓存器中的存储部分都是使用同步静态随机存取存储器(SynchronousStaticRandomAccessMemory，SSRAM)作为内部存储单元。

发明人在实现本发明的过程中，发现现有的采用SSRAM作为FIFO数据缓存器的内部存储单元的方案中，至少存在以下缺陷：

根据SSRAM本身的特性，SSRAM在前一时钟脉冲信号发出写使能信号，但是在后一时钟脉冲信号才能写入数据；同样，在前一时钟脉冲周期发出读使能信号，但在后一时钟脉冲周期才能读出数据；因此，SSRAM作为FIFO数据缓存器的内部存储单元将会导致时延的增加，采用这种方法实现的FIFO数据缓存器时延较大，当使用FIFO数据缓存器的系统对时延较敏感时，将导致相应系统性能下降。

发明内容

有鉴于此，本发明实施例期望提供一种FIFO数据缓存器及其进行时延控制的方法，能兼顾大容量的缓存及数据传输路径中的时延。

为达到上述目的，本发明的技术方案是这样实现的：

本发明实施例提供了一种FIFO数据缓存器，该FIFO数据缓存器包括输入端口、输出端口，控制单元、第一缓存单元、第二缓存单元；其中，

所述控制单元，用于获取自身当前的输出端口的状态信息、所述第一缓存单元的第一数据存储状态信息、以及所述第二缓存单元的第二数据存储状态信息；根据获得的输出端口的状态信息、第一数据存储状态信息及第二数据存储状态信息，确定数据的传输通路。

上述方案中，所述传输通路包括第一传输通路、第二传输通路、第三传输通路、第四传输通路。

上述方案中，所述FIFO数据缓存器还包括：第一多路选择单元、第二多路选择单元；

所述第一传输通路由输入端口、第二多路选择单元、输出端口依次连接；

所述第二传输通路由输入端口、第一多路选择单元、第二缓存单元、第二多路选择单元、输出端口依次连接；

所述第三传输通路由输入端口、第一缓存单元、第一多路选择单元、第二缓存单元、第二多路选择单元、输出端口依次连接；

所述第四传输通路由输入端口、第一缓存单元、第二多路选择单元、输出端口依次连接。

上述方案中，所述控制单元具体用于：

预设所述第一缓存单元的时延大于所述第二缓存单元的时延；

在传输数据时，若自身当前的输出端口的状态为通路状态，第一数据存储状态为空状态及第二数据存储状态为空状态，则确定通过第一传输通路传输数据；

若自身当前的输出端口的状态为非通路状态，第一数据存储状态为空状态及第二数据存储状态为空状态，则确定通过第二传输通路传输数据；

若自身当前的输出端口状态为非通路状态，第一数据存储状态为非空状态，第二数据存储状态为空状态，则确定通过第三数据传输通路传输数据；

若自身当前的输出端口的状态为通路状态，第一数据存储状态为非空状态，且当前时钟脉冲周期的前一时钟脉冲周期有数据从第三数据传输通路或者第四传输通路到达输出端口，则确定通过第四数据传输通路传输数据。

上述方案中，所述第一多路选择单元及所述第二多路选择单元采用多路选择器实现。

上述方案中，所述第一缓存单元采用RAM或SSRAM实现；所述第二缓存单元采用寄存器实现。

基于上述的FIFO数据缓存器，本发明实施例还提供了一种FIFO数据缓存器进行时延控制的方法，该方法包括：

FIFO数据缓存器获取自身当前的输出端口的状态信息、第一数据存储状态信息及第二数据存储状态信息；根据获得的输出端口状态信息、第一数据存储状态信息及第二数据存储状态信息，确定数据的传输通路。

上述方案中，所述传输通路包括第一传输通路、第二传输通路、第三传输通路、第四传输通路。

上述方案中，所述FIFO数据缓存器包括输入端口、输出端口、控制单元、第一缓存单元、第二缓存单元、第一多路选择单元和第二多路选择单元；

所述第一传输通路由输入端口、第二多路选择单元、输出端口依次连接；