[发明专利]一种改进型10‑bit差分电容分段耦合式DAC

说明书

技术领域

本发明涉及集成电路芯片领域，具体涉及一种改进型10-bit差分电容分段耦合式DAC。

背景技术

逐次逼近型模数转换器具有中等速度、中等精度和低功耗的特点，广泛应用于信号采集系统。差分型逐次逼近型模数转换器相对于单端型，能够抑制电源噪声等干扰，一般用于10-bit至12-bit的逐次逼近型模数转换器。差分逐次逼近型模数转换器的基本结构如图1所示，由图可知，该电路主要由差分DAC、开关网络、比较器和逐次逼近控制逻辑构成。采用电容式的差分DAC能够实现信号的采样，无需另外增加采样电路，降低了模数转换器的结构复杂度。这样经过差分DAC对输入信号进行差分采样，比较器展开逐位的比较，逐次逼近控制逻辑产生DAC开关网络的控制信号，实现位转换过程，最终得出所需的数字信号。

差分电容式DAC作为差分逐次逼近型模数转换器的关键模块之一，它决定了模数转换器的静态性能。但随着模数转换器的精度增加，电容式DAC的面积也会增加，所以DAC的面积是模数转换器设计的重要考虑因素之一。

分段耦合式结构的提出可以减小电容式DAC的面积。如图2所示为早期提出的10-bit差分电容分段耦合式DAC的结构，它利用了耦合电容C₇＝C₁₉＝32C_U/31(C_U为单位电容),从而避免了由于DAC精度增加而电容的面积成指数增长的问题，从而大大减小了DAC的面积。但是，由于耦合电容与单位电容C_U存在非整数倍的关系，所以这会给DAC的版图设计带来很大的问题，电容之间难以匹配，从而影响DAC各电容的实际容值，使得DAC的性能下降。

图3为现有技术的10-bit差分电容分段耦合式DAC结构，它相对于图2中的早期10-bit差分电容分段耦合式DAC，去掉了边缘电容，且耦合电容C₆、C₁₇的容值确定为C_U，这样能够很好地解决DAC的电容匹配的问题，但是引入了一定的增益误差。

利用图3的结构进行逐次逼近模数转换，经过10-bit的位转换，可以得出转换结果为：

其中V_REF为参考电压，B_i为各位转换结果；

而依据理想的差分DAC进行逐次逼近模数转换，可以得出转换结果为：

那么我们可以得出：

当逐次逼近模数转换器达到满量程，也就是B_i＝1，那么两者的差值Δ_t＝V_REF/512。而对于10-bit的差分模数转换器，它的最小精度1LSB＝V_REF/512。所以图3的差分DAC与理想的DAC相比较，产生了1LSB的偏差，这是不可以忽略的，DAC的静态特性也会受到影响。

发明内容

为了克服现有技术存在的缺点与不足，本发明提供一种改进型10-bit差分电容分段耦合式DAC。

本发明采用如下技术方案：

一种改进型10-bit差分电容分段耦合式DAC，包括正端次级电容阵列、正端耦合电容、正端主级电容阵列、负端次级电容阵列、负端耦合电容、负端主级电容阵列和采样开关；

所述正端次级电容阵列包括第一、第二、第三、第四、第五、第六及第七电容，所述第一电容与第二电容串联，所述第二电容的下极板与第一开关连接，所述第一开关的选择端与低参考电压及正端输入电压连接，所述第三电容的下极板与第二开关连接，所述第二开关的选择端与低参考电压及正端输入电压连接，所述第四、第五、第六及第七电容的下极板分别与第三、第四、第五、第六开关连接，所述第三、第四、第五及第六开关的选择端均与低参考电压、高参考电压及正端输入电压连接；

所述正端主级电容阵列包括第十、第十一、第十二、第十三、第十四、第十五及第十六电容，所述第十电容及第十一电容串联连接，所述第十一、第十二、第十三、第十四、第十五及第十六电容的下极板分别与第七、第八、第九、第十、第十一及第十二开关连接；所述第七、第八、第九、第十、第十一及第十二开关的选择端均与低参考电压、高参考电压及正端输入电压连接；

所述正端耦合电容包括串联连接的第八电容及第九电容，所述第八电容的下极板分别与第一、第三、第四、第五、第六及第七电容的上极板连接，所述第九电容的上极板分别与第十、第十二、第十三、第十四、第十五及第十六电容的上极板和采样开关的一端连接；