[发明专利]一种使用无锁定指示锁相环的SoC片内时钟生成电路

说明书

技术领域

本发明属于时钟生成电路，具体为一种使用无锁定指示锁相环的SoC片内时钟生成电路。

背景技术

随着芯片频率的提升，锁相环在系统级芯片SoC的设计中得到广泛使用。锁相环主要由鉴相鉴频器、环路滤波器和压控振荡器组成，其输出稳定的时钟需要一段锁定时间，对锁相环锁定方式的设计也决定了锁相环在系统中的具体应用。

锁相环的锁定，一般有两种方式：一种是在锁相环内部设计锁定电路，如中国专利CN102122957A，名称为一种锁相环快速锁定的电路及方法，通过设置和控制宽带宽环路滤波器和窄带宽环路滤波器两个环路达到对锁相环的快速锁定，其实质是设计了一个内部具有锁定指示的锁相环。中国专利CN101588177，名称为数字锁定指示器、锁相环频率综合器及无线收发机，其设计的数字锁定器，包括依次连接的或门、延时电路、触发器组、选择器及控制器。但该锁定器依赖于锁相环内部的鉴相鉴频器，其实质也是设计了一个内部具有锁定指示的锁相环。另一种是锁相环本身无锁定指示，通过额外增加电路，完成对锁相环锁定的指示。中国专利CN1697325，名称为用于锁相环的数字锁定检测器，依据参考时钟产生反馈时钟，该锁定检测器包括匹配检测器和仲裁器。当第一时钟于切换点进行切换时，匹配检测器用于检查第二时钟的切换点是否落于预设时窗；该预设时窗包含该第一时钟的该切换点，而当该第二时钟的该切换点落于该预设时窗时，匹配检测器输出一匹配信号。仲裁器用于计算该匹配信号的连续出现次数，并检查该连续出现次数是否符合第一预设标准，且当该连续出现次数符合该第一预设标准时，输出一锁定信号，表示该反馈时钟进入一锁定状态。该电路设计复杂性高，开销大，不利于设计简单性的要求。上述锁相环的两种锁定方式，在锁相环内部设计锁定电路复杂性高，难度大，且可能会造成误锁定以及失锁情况；无锁定指示的锁相环电路设计相对简单，可靠性高，可通过外部增加开销较小的锁定电路来实现锁定指示，使其灵活性高，适应性强。但是无锁定指示锁相环在未锁定前时钟输出不稳定，必须等待时钟稳定后才可正常使用，而时钟稳定又无锁定指示的问题。

发明内容

针对现有技术中存在的问题，本发明提供一种时钟输出稳定，输出时钟完整的使用无锁定指示锁相环的SoC片内时钟生成电路。

本发明是通过以下技术方案来实现：

一种使用无锁定指示锁相环的SoC片内时钟生成电路，包括无锁定指示锁相环，计数锁定电路和时钟输出电路；计数锁定电路包括计数值寄存器，加法器加数选择器，加法器，计数值选择器，锁定寄存器和计数值判定选择器；计数值寄存器的输出端输出计数值分别与加法器的第一输入端、计数值判定选择器的输入端和计数值选择器的高电平选择输入端连接；加法器加数选择器的高电平选择输入端连接低电平信号，低电平选择输入端连接高电平信号，输出端连接加法器的第二输入端；加法器的输出端连接计数值选择器的低电平选择输入端；计数值选择器的输出端连接计数值寄存器的触发端；锁定寄存器的输出端输出锁定信号，并分别连接到加法器加数选择器的选择端和计数值选择器的选择端；计数值判定选择器的输出端连接锁定寄存器的触发端，选择端连接锁定时间选择信号；计数值寄存器和锁定寄存器的时钟端分别连接外部时钟信号，复位端分别连接外部复位信号；时钟输出电路包括同步电路和与逻辑电路；经同步电路同步的锁定信号与无锁定指示锁相环输出的锁相环输出时钟信号分别连接到与逻辑电路的输入端，与逻辑电路的输出端输出时钟信号。

优选的，计数值判定选择器包括计数值比较器组和多路选择器；计数值比较器组连接计数值寄存器输出端输出的计数值，用于计数值与设定的不同比较数值进行数值比较，当计数值与比较数值相等时，判定结果为高，否则判定结果为低；设定的不同比较数值分别对应不同的锁定时间，多路选择器的选择端通过锁定时间选择信号选择相应计数值比较器的结果。

优选的，同步电路包括复位端分别连接外部复位信号的第一级同步寄存器和第二级同步寄存器；第一级同步寄存器的输入端连接锁定寄存器输出端输出的锁定信号，输出端连接第二级同步寄存器的输入端，时钟端连接无锁定指示锁相环输出端输出的锁相环时钟信号；第二级同步寄存器的输出端连接与逻辑电路的输入端，时钟端通过反相器连接无锁定指示锁相环输出端输出的锁相环时钟信号。

优选的，锁相环时钟输入端连接外部时钟信号，复位输入端连接外部复位信号，配置输入端连接外部配置信号。

与现有技术相比，本发明具有以下有益的技术效果：