[发明专利]ROM存储单元、存储阵列、存储器及读取方法

说明书

本发明涉及ROM存储单元、存储阵列、存储器及读取方法。所述ROM存储单元至少可由CG‑FinFET晶体管和/或IG‑FinFET晶体管构成。本发明能够提高ROM存储单元的信息存储密度。

技术领域

本发明涉及集成电路，特别涉及一种ROM存储单元、存储阵列、存储器及读取方法。

背景技术

在集成电路设计中，对于存储器而言，提高存储密度，降低单位信息的存储成本，减少芯片面积是其趋势。在如40nm及以下工艺条件下，由于工艺规则的限制，ROM存储单元的面积无法做到随工艺尺寸成比例缩小，单位信息的存储面积也不尽如人意。

传统的ROM存储单元中的晶体管共用源极且源极共同连接至对地电压VSS，如图1所示的为传统ROM存储单元的电路结构示意图。其包括：NMOS晶体管MOS11，以及，NMOS晶体管MOS12。这两个NMOS晶体管的源极连接至对地电压VSS，NMOS晶体管MOS11及NMOS晶体管MOS12的漏极连接至位线BL1，NMOS晶体管MOS11的栅极连接至字线WL11，NMOS晶体管MOS12的栅极连接至字线WL10。若字线WL10选中，则可通过位线BL1读取NMOS晶体管MOS12中的存储信息，若字线WL11选中，则可通过位线BL1读取NMOS晶体管MOS11的存储信息。

基于上述实例，现有技术的ROM存储单元由单个MOS晶体管构成，根据编程时使用的节点不同还可分为字线编程ROM存储单元和位线编程ROM存储单元。不论是字线编程还是位线编程，由单个MOS晶体管构成的ROM存储单元中存储的逻辑值只可能为0或1。

以NMOS晶体管构成的ROM存储单元为例：

图2示意了一种字线编程ROM存储单元在存储逻辑值0及逻辑值1时的电路连接结构：

在ROM存储单元存储的状态为逻辑值0时，NMOS晶体管MROM1的源极连接至对地电压VSS，漏极连接至位线BL，栅极连接至字线WL，若字线WL被选中(充电至高电压，如电源电压VDD，下同)，则可通过位线BL上的电压读取NMOS晶体管MROM1的存储逻辑值0。位线BL上的电压是通过将位线BL充电至高电压实现读取的(下同)，如电源电压VDD；若位线BL上的电压在读取时被下拉至对地电压VSS，则可判断存储于ROM存储单元的逻辑值为0。

在ROM存储单元存储的状态为逻辑值1时，NMOS晶体管MROM2的源极连接至对地电压VSS，漏极连接至位线BL，栅极连接至对地电压VSS，若字线WL被选中，则可通过位线BL上的电压读取NMOS晶体管MROM2的存储逻辑值1。若位线BL上的电压在读取时维持高电压，则可判断存储于ROM存储单元的逻辑值为1。

图3示意了一种位线编程ROM存储单元在存储逻辑值0及逻辑值1时的电路连接结构：

在ROM存储单元存储的状态为逻辑值0时，NMOS晶体管MROM3连接结构与NMOS晶体管MROM1一致，其读取方式也相同。

在ROM存储单元存储的状态为逻辑值1时，NMOS晶体管MROM4的源极连接至对地电压VSS，漏极浮空，栅极连接至字线WL，若字线WL被选中，则可通过位线BL上的电压读取NMOS晶体管MROM4的存储逻辑值1。若位线BL上的电压在读取时维持高电压，则可判断存储于ROM存储单元的逻辑值为1。

但是，现在技术的上述ROM存储单元都仅能存储一个比特的存储信息，存储密度很低，无法进一步减小存储器的芯片面积。

发明内容

本发明技术方案所解决的技术问题为，如何提高ROM存储单元的存储密度。

为了解决上述技术问题，本发明技术方案提供了一种ROM存储单元，至少包括第一PMOS晶体管；所述第一PMOS晶体管为CG-FinFET晶体管，所述第一NMOS晶体管的栅极连接至第一字线，漏极连接至第一位线，源极连接至电源电压。