[发明专利]半导体封装

说明书

技术领域

本发明涉及半导体封装。

背景技术

近来，安装有半导体封装的产品逐渐轻薄小型化，并且随着要求更多的功能，半导体封装技术采用如在半导体封装内安装多个半导体芯片的SIP(System in package，系统级封装)和POP(Package on package，堆叠式封装)等方式的趋势。如上所述的半导体封装为了增加容量而使堆叠的半导体芯片裸片(Die)的数量增加，但是在将半导体芯片裸片单一地进行堆叠的情况下，随着增加堆叠数量封装整体厚度也会增加，因此无法实现轻薄小型化。为了解决该问题，既能增加封装的容量也能使封装整体的厚度减小的技术已成为需要。

作为对上述的解决方案，现有一种在下部堆叠的封装的情况下在布线基板(PCB)内部上内置半导体芯片裸片的嵌入式(embedded)PCB，该嵌入式PCB通过将堆叠的半导体芯片裸片内置于布线基板的内部而减少与其对应的堆叠厚度，从而减少整体封装的厚度。另外，通过将半导体芯片裸片内置于布线基板的内部而可以使对于相应半导体的配线替换为布线基板的内部配线，从而缩短整体配线且使其单一化，提高产品的性能。

另外，如智能电话或平板电脑等移动设备产品，特别是在移动CPU/GPU设备中需要合适的存储器设备，在两个设备之间的信息传输(communication)条件对设备产品性能产生很大的影响。

由此，如现有技术文献中记载的专利文献中所公开的，现有技术中用于移动CPU/GPU与存储器之间的信息传输的连接是通过引线和基板的配线而实现，相互之间的互连线(interconnection line)变长而使互连电阻(interconnection resistance)增大，从而导致产生移动CPU/GPU与存储器之间的信号传递的速度以及可靠性降低的问题。

现有技术文献

专利文献

(专利文献1)10-1190920KR

发明内容

本发明为了解决上述现有技术的问题而提供一种半导体封装，该半导体封装使所述主芯片(CPU或GPU)与子芯片(Wide I/O DRAM)通过倒装焊接的方式直接互连，从而在相互数据传输时减小互连电阻而确保相互信号传递的速度和可靠性。

根据本发明的第一实施例的半导体封装包括：基板；子芯片，该子芯片以面朝上(face-up)的方式嵌入到所述基板中，并向所述基板的一面露出；以及主芯片，该主芯片的一面以与所述子芯片相对的方式与所述子芯片的露出部倒装焊接(flip-chip)，其中，所述主芯片为CPU或GPU，所述子芯片为存储器。

另外，所述主芯片的一面的两侧倒装焊接在所述基板上。

另外，所述半导体封装还包括成型部，该成型部用于密封所述子芯片的露出部和所述主芯片。

另外，所述成型部的上表面形成为与所述主芯片的另一面一致。

此外，所述半导体封装还包括形成在所述成型部和所述主芯片的另一面的放热板。

此外，所述半导体封装还包括通孔，该通孔与所述基板和所述放热板进行电连接，并形成在所述成型部的两侧。

此外，所述半导体封装还包括形成在布线基板的下面的第二焊料球。

此外，所述存储器为Wide I/O DRAM。

根据本发明的第二实施例的半导体封装，该半导体封装包括：基板；主芯片，该主芯片以面朝下的方式嵌入到所述基板中，并向所述基板的另一面露出；以及子芯片，该子芯片的一面以与所述主芯片相对的方式与所述主芯片的露出部倒装焊接，其中，所述主芯片为CPU或GPU，所述子芯片为存储器。

另外，所述主芯片的一面的两侧倒装焊接在所述基板上。

另外，所述存储器为Wide I/O DRAM。

另外，所述半导体封装还包括粘接层，该粘接层将所述主芯片与所述子芯片相互粘接。

另外，所述半导体封装还包括形成在所述基板的下面的第二焊料球。

此外，所述子芯片的另一面的高度低于所述第二焊料球的高度。

根据本发明，使主芯片(CPU或GPU)与子芯片(Wide I/O DRAM)通过倒装焊接的方式直接互连，从而减小相互数据传输时的互连电阻，确保相互信号传递的速度和可靠性。

另外，通过在基板中嵌入安装主芯片或子芯片的结构减少整体的封装的厚度，从而使采用半导体封装的移动产品轻薄小型化。

另外，通过将放热板形成为与半导体封装的一面接触，从而增加放热板与所述半导体封装的接触面积，提高所述半导体封装的放热效率。