[发明专利]基于JESD204协议的IP核

权利要求书

1.一种基于JESD204协议的IP核，包括：利用可编程逻辑门阵列FPGA芯片实现JESD204IP的物理层、利用VHDL语言实现JESD204IP核的协议层，协议层基于用户输入时钟User_clk，利用时钟产生单元clk_gen产生所有其它功能单元所需的输入时钟，FPGA内含多个GTX接口，每个GTX通过与模数转换器ADC芯片之间的一对差分信号线，以串行方式接收数据，其特征在于：复位功能单元RESET逻辑控制产生复位信号RST，经接收控制状态机Rec_data_fsm产生控制信号control，以控制接收数据状态转换；物理层调用FPGA内高速串行收发器GTX，接收以差分电平形式串行传输来的AD采样数据AD_data_in，将转换出的并行数据AD_data_in送入数据错误检测功能单元Err_detector进行错误检测，并送入K码检测功能单元K_detector检测K码，K28.5，把检测到的K码送给K码计数功能单元K_count进行计数；链路同步功能单元Sync_fsm根据K码检测功能单元的检测结果判断高速串行模数转换AD传输链路的同步状态,AD传输链路同步后以Sync_out信号表示，数据延时功能单元Data_dly则将来自GTX的数据进行延时处理,把延时处理数据提供给K码代替功能单元K_replace。

2.如权利要求1所述的基于JESD204协议的IP核，其特征在于：FPGA基于高速串行收发器GTX、利用VHDL语言，根据JEDEC国际组织提供的JESD204协议标准，实现JESD204协议的IP核。

3.如权利要求1所述的基于JESD204协议的IP核，其特征在于：GTX在时钟频率计算中，模数转换器ADC芯片采样精度设为Bbit，10≦B≦16,B<16时，对ADC芯片采样数据低位补随机数，补至16bit，然后对16bit数据进行8B/10B编码，编码至20bit。

4.如权利要求2所述的基于JESD204协议的IP核，其特征在于：设模数转换器ADC芯片采样频率A＝160MHz，则经8B/10B编码后的AD数据产生速度为160MHz×20bit＝3.2Gbps,则GTX的传输速度为3.2Gbps。

5.如权利要求1所述的基于JESD204协议的IP核，其特征在于：在复位信号RST产生中，FPGA内通过逻辑控制产生复位信号RST，且遵循以下原则，先复位GTX，待GTX复位完成后，复位模数转换器ADC，并配置相应的模数转换器ADC参数，待模数转换器ADC配置完成后，GTX接收模数转换器ADC输出的采样数据，模数转换器ADC输出的采样数据以AD_data_in表示。

6.如权利要求1所述的基于JESD204协议的IP核，其特征在于：在数据错误检测中，GTX接收到模数转换器ADC芯片输出的采样数据，送给数据错误检测功能单元Err_detector，观测Err_detector的输出，其输出电平0表示无误码，输出电平1表示有误码，当Err_detector输出为0时，观测K码检测K_detector功能单元的输出。

7.如权利要求1所述的基于JESD204协议的IP核，其特征在于：在K码检测中，GTX接收到模数转换器ADC芯片输出的采样数据，送给K码检测K_detector功能单元,K_detector的输出，电平0表示接收到的数据为非K码，电平1表示接收到的数据为K码，并区分K28.5(0xBC)与K28.7(0xFC)；当数据为K28.5时，将数据送K码计数功能单元K_count。

8.如权利要求1所述的基于JESD204协议的IP核，其特征在于：在K码计数中，数据错误检测功能单元Err_detector及K码检测功能单元K_detector的输出与K码计数功能单元K_count输入端相连，当Err_detector输出为低电平0，且K_detector输出为高电平1且数据为K28.5时，触发K码计数功能单元K_count计数功能，K_count从0开始计数。

9.如权利要求1所述的基于JESD204协议的IP核，其特征在于：在建立链路同步中，K_count输出端连接链路同步功能单元Sync_fsm，当K码计数功能单元检测到K28.5字符不小于4个时，链路同步功能单元Sync_fsm判定链路同步，链路同步后，以同步指示信号Sync_out输出，送给模数转换器ADC芯片。

10.如权利要求1所述的基于JESD204协议的IP核，其特征在于：在观测测试波形时，FPGA通过其内配置的模数转换器ADC芯片的寄存器，使模数转换器ADC芯片输出特定的测试波形，FPGA内通过Chipscope观测并验证接收到的采样数据为A5A5,5A5A交替连续的波形。