[发明专利]一种用于监控SRAM存储阵列中上拉晶体管的测试结构及测试方法

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种用于监控SRAM存储阵列上拉晶体管的测试结构及测试方法。

背景技术

随着数字集成电路的不断发展，SRAM(Static Random Access Memory，静态随机存取存储器)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。随着芯片的工艺尺寸的不断缩小,如何控制MOS晶体管的波动对于维持SRAM良率越来越重要。

一般的6T SRAM存储单元包括6个金属-氧化层半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)，分别是2个上拉晶体管，2个下拉晶体管和2个传输晶体管，其中，上拉晶体管具有尺寸小、宽度小、对制程中波动变化敏感的特点。

因此，有必要提出一种新的测试结构，以对SRAM存储阵列的上拉晶体管进行监控。

发明内容

针对现有技术的不足，本发明提供一种用于监控SRAM存储阵列中上拉晶体管的测试结构，包括：长链式上拉晶体管组，所述长链式上拉晶体管组由位于所述长链式上拉晶体管组第一侧的多个上拉晶体管和位于与所述第一侧相对的第二侧的多个上拉晶体管组成，其中，位于同一侧的上拉晶体管并联，位于不同侧的上拉晶体管的源极和栅极顺序电连接，

还包括第一焊盘、第二焊盘、第三焊盘和第四焊盘，其中，

所述第一焊盘与所述第一侧的多个上拉晶体管的漏极电连接；

所述第二焊盘与所述第一侧的多个上拉晶体管的源极电连接；

所述第三焊盘与所述第二侧的多个上拉晶体管的源极电连接；

所述第四焊盘与所述第二侧的多个上拉晶体管的漏极电连接。

进一步，所述第一焊盘、所述第二焊盘、所述第三焊盘和所述第四焊盘位于切割道内。

进一步，通过多个矩形接触窗将所述第一焊盘与所述第一侧的多个上拉晶体管的漏极电连接；

通过多个共享接触窗将所述第二焊盘与所述第一侧的多个上拉晶体管的源极电连接；

通过多个共享接触窗将所述第三焊盘通过多个矩形接触窗与所述第二侧的多个上拉晶体管的源极电连接；

通过多个共享接触窗将所述第四焊盘与所述第二侧的多个上拉晶体管的漏极电连接。

进一步，所述第一侧的多个上拉晶体管的个数为4或5个，所述第二侧的多个上拉晶体管的个数为4或5个。

进一步，所述测试结构布局取决于所述长链式上拉晶体管组的布局。

本发明还提供一种基于上述测试结构的测试方法，所述测试方法适用于监控所述长链式上拉晶体管组的短路路径和漏电流和/或用于获得所述长链式上拉晶体管组的晶圆允收测试的数据。

进一步，断开所述第一焊盘和所述第四焊盘，连接所述第二焊盘和所述第三焊盘来测试栅极是否短路。

进一步，断开所述第二焊盘和所述第四焊盘，连接所述第一焊盘和所述第三焊盘测试栅极是否短路。

进一步，断开所述第三焊盘和所述第四焊盘，连接所述第一焊盘和所述第二焊盘测试位于所述第一侧的多个上拉晶体管的源-漏路径是否短路。

进一步，断开所述第一焊盘和所述第二焊盘，连接所述第三焊盘和所述第四焊盘测试位于所述第二侧的多个上拉晶体管的源-漏路径是否短路。

进一步，所述晶圆允收测试的数据包括Idsat/Vt/Ioff。

进一步，将所述第一焊盘作为漏极，所述第二焊盘作为源极，所述第三焊盘作为栅极，对所述第一侧的多个上拉晶体管进行测试，获得所述晶圆允收测试的数据。

进一步，将所述第四焊盘作为漏极，所述第三焊盘作为源极，所述第二焊盘作为栅极，对所述第二侧的多个上拉晶体管进行测试，获得所述晶圆允收测试的数据。

进一步，计算所述晶圆允收测试的数据的平均值，用以监控所述第一侧和所述第二侧的上拉晶体管是否失配。

综上所述，本发明的测试结构，其具有两个功能：一、可以用作测试上拉晶体管的漏电流、断开或短路路径的测试结构；二、可以用于测试上拉晶体管WAT数据(例如：Idsat/Vt/Ioff)的测试结构。通过本发明的测试结构，有效监控上拉晶体管的电性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为现有的一种6T SRAM存储阵列的布局图；