[发明专利]一种基于VLIW类型处理器的访存系统

说明书

技术领域

本发明涉及一种处理器的数据访问存储技术，尤其是涉及一种基于VLIW类型处理器的访存系统。

背景技术

数字信号处理器(DSP)是一种特殊结构的微处理器，是专门用来处理大规模数字信号的处理器。专用数字信号处理器的实时运行速度一般也比通用处理器快，其主要特色是强大的数字运算能力，因此主要被用于涉及到大规模数字信息计算的领域。数字信号处理器(DSP)已经成为数字化世界中日益重要的芯片。

随着高新技术的快速发展，对数字信号处理器(DSP)的性能要求也越来越高。超长指令字(VLIW)和单指令流多数据流(SIMD)等技术已经广泛应用于数字信号处理器(DSP)的设计中。超长指令字(VLIW)是一种将多条指令连在一起的设计方法，可以同时执行多条指令，以提高运算速度。单指令流多数据流(SIMD)是能够复制多个操作数，并把他们打包在大型寄存器的一组指令集。在SIMD型的处理器中，指令译码后几个执行部件同时访问存储器，一次性获得所有操作数进行运算。但是，在数字信号处理器运行时，访问存储器操作一般会消耗较长时间，存储系统的存取速度已经成为处理器的瓶颈。

数字信号处理器(DSP)中访问指令存储器(IM)的部件有多种，比如处理器核的取指部件和DMA模块等。访问数据存储器(DM)的部件也有很多，比如处理器核中的多个运算单元、DMA模块和调试(Debug)模块等。较为传统的做法是将处理器中的所有部件都挂载到总线上，这样就能够实现所有的部件都能访问到存储器。但是，这样做的缺点是不能实现多个部件对处理器的并行访问，导致系统效率较低。另一种可以并行访问存储器的策略是使用双端口存储器代替普通的单端口存储器，但是这样会增加单次访问的时延，也会增加整个芯片的面积和功耗。

发明内容

本发明的目的就是为了克服上述现有技术存在的缺陷而提供一种基于VLIW类型处理器的访存系统，实现多个访存部件的并行访存，应用到VLIW类型处理器后会提高多个访存部件访问存储器时的效率，同时不会增加芯片的面积和功耗。

本发明的目的可以通过以下技术方案来实现：

一种基于VLIW类型处理器的访存系统，包括：

数据存储器，具有多个数据通道，多个数据通道并行访问数据存储器；

指令存储器，具有写端口和读端口，写端口优先级高于读端口，以此实现虚拟双端口指令存储器；

处理器，包括处理器核、直接访存控制器、调试模块和仲裁器，所述处理器核中包括取指部件、第一访存部件和第二访存部件，所述取指部件与读端口连接，从指令存储器获取指令，所述第一访存部件直接通过数据通道与数据存储器连接，所述第二访存部件、直接访存控制器和调试模块与仲裁器连接，所述处理器核内的其他访存部件通过总线与仲裁器连接，所述仲裁器通过数据通道与数据存储器连接，所述直接访存控制器与写端口连接，向指令存储器写入指令。

该系统采用指令和数据分开存储的哈佛结构。处理器核有1个取指部件和N个读写操作数的部件，N＞＝2。处理器采用超长指令字(VLIW)设计技术，取指部件一次需要获取n条指令，n＞0，指令长度为2y个字，y＞＝0，其中字长可以是任意长度。

所述数据存储器由多块子存储器构成，各数据通道访问子存储器时，首先进行通道冲突检测，每次至多只有一个数据通道访问同一块子存储器。

所述数据存储器具有四个数据通道，分别为第一数据加载通道Load0、第二数据加载通道Load1、第一数据存入通道Store0和第二数据存入通道Store1，所述四个数据通道并行访问数据存储器，所述Load0和Store0与处理器核中的第一访存部件连接，所述的Load1和Store1与仲裁器连接。

数据存储器的读出操作需要三个时钟周期，即冲突检测周期、存储器读数据周期和读出后处理周期。写入操作需要冲突检测周期和存储器写数据周期。冲突检测周期检测到多个数据访问通道访问同一块子存储器时，允许优先级高的通道访问，向优先级低的通道发出“重试”信号；存储器读数据周期和存储器写数据周期由子存储器做数据读出和数据写入操作；读出后处理器周期做的是数据选择工作，选择各子存储器输出的有效数据。

所述数据存储器的四个数据通道的优先级高低关系依次为：Load0＞Load1＞Store0＞Store1，所述通道冲突检测具体为：

(a)检测Load0和Load1是否冲突，如果冲突则不允许Load1访问数据存储器；

(b)检测Load0和Store0是否冲突，如果冲突则不允许Store0访问数据存储器；