[发明专利]集成电路及其操作方法与制造方法

权利要求书

1.一种集成电路，包括：

一三维存储阵列，包括多个阶层，这些阶层各包括一第一NAND串行、一第二NAND串行、与连接开关晶体管的二维阵列，这些第一与第二NAND串行包括存储单元及串行开关晶体管，这些连接开关晶体管偶接至该第一NAND串行的这些串行开关晶体管其中串联的两个之间；以及

多个条选择线，电性耦接至这些串行开关晶体管与这些连接开关晶体管。

2.根据权利要求1所述的集成电路，其中这些连接开关晶体管其中一个被耦接在该第一NAND串行的这些串行开关晶体管其中串联的该两个之间的一第一节点与该第二NAND串行的这些串行开关晶体管其中串联的两个之间的一第二节点之间。

3.根据权利要求1所述的集成电路，包括这些存储单元所在的一阵列区，这些串行开关晶体管其中一部分所在的一串行开关区，以及这些串行开关晶体管其中另一部分与这些连接开关晶体管所在的一区域开关区，其中该区域开关区位于该阵列区与该串行开关区之间，该区域开关区中的这些串行开关晶体管的阈值电压小于这些连接开关晶体管。

4.根据权利要求3所述的集成电路，其中，

该区域开关区中的这些串行开关晶体管的通道宽度大于这些连接开关晶体管；及/或

该区域开关区中的这些串行开关晶体管的有源区导电型是相反于这些连接开关晶体管。

5.一种集成电路，包括：

多个条纹叠层，各包括不同阶层的多个导电条纹；

多个连接叠层，各包括电性连接这些导电条纹的不同阶层的多个导电连接；

多个导电线，与这些条纹叠层交错配置，且这些导电线中不位在最外侧的一个是同时覆盖这些连接叠层；以及

一介电层，配置在这些导电线与这些导电条纹之间，并配置在这些导电连接与这些导电线之间。

6.根据权利要求5所述的集成电路，其中这些导电条纹用作位线，这些导电线包括：

多个串行选择线；

多个字线；

一区块选择线，配置于这些串行选择线与这些字线之间，该区块选择线与这些位线交错配置，并同时覆盖这些导电连接；

一接地选择线，配置在这些字线相对于该区块选择线的一侧，该集成电路更包括：

多个位线插塞；

多个共同源极插塞，与这些位线插塞成对地分别配置在这些位线的相对末端侧，这些共同源极插塞与这些位线插塞各短接这些条纹叠层中相同一个的这些导电条纹；以及

多个导电元件，分别电性连接不同阶层的这些导电连接，并分开于这些导电条纹，这些导电元件各包括：

一导电阶梯，连接这些导电连接中对应阶层的一个，并分开于这些导电条纹；以及

一导电插塞，连接该导电阶梯。

7.根据权利要求5所述的集成电路，其中，

这些导电连接的宽度小于这些导电条纹的宽度；或/及

这些导电连接的导电型是相反于这些导电条纹邻接这些导电连接的部分。

8.一种集成电路的操作方法：

施加偏压至一区域开关区中电性连接至多个连接开关晶体管的栅极的一区块选择线，以开启这些连接开关晶体管并使这些连接开关晶体管之间的多个位线彼此电性导通；以及

施加偏压至一串行开关区中电性连接至多个串行开关晶体管的栅极的多个串行选择线，并施加偏压至不同阶层的这些位线，藉此使位于相同条纹叠层上的不同阶层的这些串行开关晶体管具有不同的阈值电压。

9.一种集成电路的制造方法，包括：

图案化一叠层结构，以形成多个条纹叠层与连接在这些条纹叠层之间的多个连接叠层，这些条纹叠层包括不同阶层的多个导电条纹，这些连接叠层包括不同阶层的多个导电连接；

进行一第一斜角掺杂工艺，朝这些导电连接未接触这些导电条纹的多个侧壁注入一第一掺杂质至这些导电连接；

进行一热工艺，以使注入至这些导电连接中的该第一掺杂质扩散至这些导电条纹邻接这些导电连接的部分中；以及

进行一第二斜角掺杂工艺，朝这些导电连接未接触这些导电条纹的这些侧壁注入一第二掺杂质至这些导电连接。

10.根据权利要求9所述的集成电路的制造方法，包括利用该热工艺形成一介电层于该连接叠层与条纹叠层上，其中该第一掺杂质与该第二掺杂质具有不同的导电型。