[发明专利]集成电路及其操作方法与制造方法

说明书

技术领域

本发明是有关于一种集成电路及其操作方法与制造方法，且特别是有关于一种三维存储阵列及其操作方法与制造方法。

背景技术

在美国专利公开号2010/0226195的发明中，提出一具有与实际的阵列分离的Z方向(或深度方向)译码功能的三维存储阵列。一例中，一字线(WL型结构仅电性连接位于三维存储阵列同一阶层的晶体管的栅极，而不电性连接位于三维存储阵列不同阶层的晶体管的栅极。另一例中，位于三维存储阵列同一阶层的NAND串行的一端是彼此电性连接，而位于三维存储阵列不同阶层的NAND串行的一端彼此电性不连接。这些例子中，皆不执行对于三维存储阵列的阶层的译码。取而代之地，实际的译码是由位于远程的电路来执行，该远程电路并随后决定要选择这些NAND串行阶层中何者以进行一特定作业。复杂性即由此种将译码阶层讯号连接至三维存储阵列不同阶层的结构与互连而生。

发明内容

根据一实施例，公开一种集成电路，其包括一三维存储阵列与多个条选择线。三维存储阵列包括多个阶层。阶层各包括一第一NAND串行、一第二NAND串行、与连接开关晶体管的二维阵列。第一与第二NAND串行包括存储单元及串行开关晶体管。连接开关晶体管偶接至第一NAND串行的串行开关晶体管其中串联的两个之间。选择线电性耦接至串行开关晶体管与连接开关晶体管。

根据另一实施例，公开一种集成电路，其包括多个条纹叠层、多个连接叠层、多个导电线、与一介电层。条纹叠层各包括不同阶层的多个导电条纹。连接叠层各包括电性连接导电条纹的不同阶层的多个导电连接。导电线与条纹叠层交错配置，且导电线中不位在最外侧的一个是同时覆盖连接叠层。介电层配置在导电线与导电条纹之间，并配置在导电连接与导电线之间。

根据又另一实施例，公开一种集成电路的操作方法，其包括以下步骤。施加偏压至一区域开关区中电性连接至多个连接开关晶体管的栅极的一区块选择线，以开启连接开关晶体管并使连接开关晶体管之间的多个位线彼此电性导通。施加偏压至一串行开关区中电性连接至多个串行开关晶体管的栅极的多个串行选择线，并施加偏压至不同阶层的位线，藉此使位于相同条纹叠层上的不同阶层的串行开关晶体管具有不同的阈值电压。

根据又再另一实施例，公开一种集成电路的制造方法，其包括以下步骤。图案化一叠层结构，以形成多个条纹叠层与连接在条纹叠层之间的多个连接叠层。条纹叠层包括不同阶层的多个导电条纹。连接叠层包括不同阶层的多个导电连接。进行一第一斜角掺杂工艺，朝导电连接未接触导电条纹的多个侧壁注入一第一掺杂质至导电连接。进行一热工艺，以使注入至导电连接中的第一掺杂质扩散至导电条纹邻接导电连接的部分中。进行一第二斜角掺杂工艺，朝导电连接未接触导电条纹的侧壁注入一第二掺杂质至导电连接。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示根据一实施例的集成电路的平面图。

图2绘示根据一实施例的集成电路的立体图。

图3绘示根据一实施例的集成电路。

图4至图9绘示根据一实施例的集成电路的制造流程。

图10绘示根据一实施例的集成电路的平面图。

【符号说明】

102：条纹叠层

104：连接叠层

106：位线

108：介电条纹

110：导电连接

112：导电元件

114：导电阶梯

116：导电插塞

118：开口

120：板叠层

122：介电层

124：阶梯叠层

126：位线插塞

128：共同源极插塞

130：连接开关晶体管

132：阵列区

134：存储单元

136：串行开关区

138：区域开关区

140：串行开关晶体管

142：串行开关晶体管

144：串行开关晶体管

146：串行开关晶体管

148：串行开关晶体管

150：第一节点

152：第二节点

154：叠层结构

156：接触垫

158：接触垫

SSL0、SSL1、SS2：串行选择线

BSL：区块选择线